映阳科技代理Cadence整合技术 具备完善IC封装流程设计功能

随者半导体高度密度集积化发展以及产品高频化，I/O脚数不断增加，传统焊线封装(Wirebond)封装已不足以应付脚数的增加及产品的工作频率不断提升的走势。对于可携式电子产品市场逐渐扩大下，产品短小轻薄的要求使得封装形式的变革成为当前半导体重要的议题。利用覆晶封装(Flip Chip) 可达到快速整合产品特性和功能优化目的，应用于高阶产品如绘图芯片、微处理器、芯片组等
Cadence IC / Package整合平台能够连结IC和Package，使用者可以在设计时间即解决问题，有效降低成本、提高效能及上市时程的总体考虑。

Cadence Package 整合技术
IC封装是Silicon-Package-Board设计流程中相当重要的阶段，Cadence Allegro 提供电路板到封装的完整且可分阶的架构；Cadence First Encounter提供IC到封装的虚拟原型整合架构，利用这样双阶段整合架构，可在有限的时间与成本下达到优化全系统整合。Cadence Package整合技术在IC设计初期即可决定采用那种最佳的封装和载板技术，使载板可做最有效及最经济应用，亦可重复套用先前设计。而在设计过程中能方便及准确地预估实体、电气、电源传输等特性(Allegro Package SI)，萃取Encounter的IC芯片之 I/O padring/array和封装载板数据，整合成同步的流程，使得整体的可布线率、重要讯号的联结和 I/Opadring/array的排布都能够做最佳的整合和考虑，并且能够与Encounter或其它(支持LEF/DEF 和OpenAccess) IC设计工具做双向的ECO沟通。
以3D封装而言，Cadence Package整合技术可用选购的3D field solver精确建立出整体或局部的3D 封装模型，Design partitioning可让多人同时进行同一份设计(option product)，并且可执行Die to die，由芯片经过不同电路板链接再到最终芯片上的全系统链接分析。
Cadence Package整合技术不但提供完整IC封装设计流程，着重于IC接点优化、最佳打线设计、设计规范下的载板设计、精确联机萃取及模型建立还有讯号 / 电源仿真的整合，更能简化繁复的流程，提高整体效率。

WIREBOND 和 FLIP-CHIP 的接出样式

封装而言，Wirebond可称为焊线封装或打线接合，依其封装外观型态可分为DIP、SO、QFP、QFN、BGA等。Wirebond也是最常见的封装方式，Cadence提供快速强大且多样的Bondshell建立和编辑功能，利用它建立出各式各样的Bondfinger，另外也有推挤及群组等功能，在数分钟之内即可建立出所要的 BOND架构，而真实的Wireprofile可达到DFM-driven的设计架构并防范于未然，甚至可直接套用Kulicke & Soffa所验证过的定义档，以确定所设计出的Wirebond能够真正被生产实现。

chip到package的联机优化
在 「无联机模式」中，可在没有预载联机关系的情况下执行 chip 到 package 的联机优化动作，藉由自动的联机设定功能选择要以可布线率或时间做优化时的考虑基础，而手动模式可以建新讯号、指定特定接点、删去单一接点、删去讯号，如果需要镀金棒也会自动连结，当然如果有联机关系档也不必担心，有一个很方便的精灵接口可以调整指定的字段，自动转入各种格式的ASCII联机档。

HDI 设计
HDI 或增层式的设计也广泛地应用在封装设计中以求最有效的层面利用及配合细小间距的flip chip需求，各阶的Allegro Package Designer和Allegro Package SI都能搭配其相应的HDI规范以达到其自动辅助设计的目的，而微导孔(Microvia，又称微盲孔)也会自动设定并可做合并及分离，使层面的利用率达到最高。

制程需求的外加功能
在生产制程的准备方面，包括了镀金棒(Plating bar)、蚀断线(Etchback plating)、透气孔(Metal pour degassing)和铜箔平均化(Metal layer balancing)都有考虑，而从文件到生产的各种资料都十分完备，可以很快速地建立出打线数据、尺寸标注、所需图框和封装数据。所支持的输出格式包括Gerber 4X00和6X00系列、274X、Barco、DXF、AIF2及GDSII。
段标：以SIGXPLORER作拓朴的萃取
SigXplorer是1个图形的联机拓朴的编辑器，利用它的虚拟联机系统(Virtual System Interconnect，简称VSIC)模型的平台研究、分析和定义VSIC模型，以作为联机间讯号分析验证之用，电气工程师可利用它来决定出最佳的摆放及布线策略，并定义出最佳的设计规则以做为现在及将来类似的产品直接套用。
如对各讯息或差动对做布线前的拓朴的萃取及条件分析，可帮助决定出最好的布线规则，而所定的规范可做为封装设计时的电气稽核条件，内含的模拟结果可以选择以时域或频域的不同来显示效果，当然也可做为布线后讯号特性的验证和除错之用。

段标：SPICE基础的仿真系统 与内嵌3D FIELD SOLVER引擎
内嵌的3D field solvers提供使用者能专注在设计上而不用担心跨不同软件间的转换和接口问题，可把选到的讯号或整个设计输出成IBIS、RLGC或Cadence的DML模型。同时可建立出IC电源的2-port RLC模型可做为VoltageStorm的动态IR drop电源分析；以及Grouped-port的模型以减少模型建立时间及模型档案大小和仿真的时间。并且支持IBIS、Cadence DML、Spectre和 HSPICE各种模型 (HSPICE license required)。此外SigWave提供最全面的仿真结果显示，并可有FFT傅利叶转换和eye diagrams眼图等效果。详细介绍请见映阳科技网站http://www.graser.com.tw