Cadence为复杂的FPGA/ASIC设计提高验证效率

全球电子设计创新企业Cadence设计系统公司 ，日前宣布在帮助ASIC与FPGA设计者们提高验证效率方面取得最新重大进展。加上对最新Accellera Universal Verification Methodology (UVM) 1.0业界标准的全面支持，600多种新功能扩展了指标驱动型验证（MDV）的范围，帮助工程师实现更快、更全面的验证闭合与硅实现。
新功能面向当今高级节点设计的验证流程中存在的低效率。随着设计复杂性的提高，验证流程经常变得支离破碎而且缺乏效率，各种单独的小流程被开发出来用于解决这些问题，以及复杂信号、低功耗与形式分析。本次推出的新功能通过MDV将这些小流程连结起来，而创新的技术支持独特的端到端Cadence硅实现技术——这是EDA360构想的关键原则，注重统一化的设计意图、提取与收敛。
通过新发布的Cadence Incisive®技术，验证工程师可以在一个统一的验证计划里，将来自形式分析与仿真引擎的覆盖数据融合。额外的功能扩展了验证意图的范围，包括对高级低功耗损坏与隔离仿真的支持，以及自动化，用于结合和混合仿真和形式技术。
“作为自动化测试设备的领先供应商，验证对我们的业务至关重要。”Teradyne公司高级硬件主管Rick Burns说。“三年前我们采用了MDV来提高可预测性，以及我们FPGA和ASIC计划的质量。Cadence Incisive数字验证的全新硅实现能力以及Virtuoso®模拟仿真将进一步增强，这样我们的客户们对我们的开发进度信心将不断提升，从而帮助我们完成更多的业务。”
通过这种最新技术，可借助额外的提取功能及早进行错误侦测，包括支持即将发布的 UVM1.0标准用于测试平台验证。利用UVM方面10年的技术经验，Cadence提供了基于UVM的额外的方法学支持和指标集，包括低功耗、混合信号与加速方法学。数字混合信号模型到详尽的晶体管模型的验证，有限状态机与宏的除错支持，以及在Incisive Verification Kit中对这些技术的参考实现，让项目团队提高效率。
此外，引擎性能的提高能够加快验证过程和验证计划的收敛。对于运行数千个衰退测试的客户，全新Incisive Specman Advanced Option支持重新配置和动态装载e语言测试的种子、e代码多核汇编等功能，还能对解释执行和编译执行的代码进行联合调试，将总效率提高了1.4倍以上。其他能加快收敛的功能包括支持多核形式分析，以及速度快1.3倍的SystemVerilog测试平台仿真。
“引擎层面的性能本身还不足以解决验证问题，”Cadence产品管理部主管Thomas Anderson说，“在过去十年来，随着复杂性的提升，验证技术分裂为很多支流，而设计团队需要的是专注。这样会导致统一化验证流程无法实现，使得难以预测验证流程，或者难以得知任何特定项目在验证过程中所处的阶段。我们的指标驱动型方法，通过这些全新改良，以统一化的验证计划、流程与指标改变了这一切。” 0 0 博客 小组 论坛 share.floatwin('Cadence为复杂的FPGA/ASIC设计提高验证效率');