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  • Cadence推全新用于PCIe 3.0的SpeedBridge Adapter

    Cadence设计系统公司今天宣布推出全新用于PCIe 3.0的SpeedBridge Adapter。它为设计师们提供了一个重要的工具,来验证和确认他们的PCI Express (PCIe) 设计。这一全新适配器在搭配Cadence Palladium Verification Computing Platform一起使用时,能很容易建立并快速调试基于PCIe的设计;它向后兼容基于PCIe 2.0、1.1和1.0a的设计。用于PCIe 3.0的SpeedBridge Adapter通过在运行生产级软件驱动程序和操作系统的硅片前环境中提供与真实世界流量的高速交互,缩短了上市时间并降低了系统风险。 SpeedBridge Adapter设计用于硅片前RTL、及基于PCIe的ASIC和系统级芯片(SoCs)的集成,并允许在真实世界工作条件下进行系统仿真。该适配器通过实际ASIC或SoC软件与硬件、驱动程序和应用程序开发对经过仿真的PCIe 3.0设计进行验证,并可搭配现有软件及软件测试程序或分析程序一起运行。 “设计师们面临挑战,需要越来越多地在控制日益增强的设计复杂性和日益缩短的上市时间窗口之间取得平衡,”Cadence公司负责系统和软件实现集团硬件系统验证的公司副总裁Christopher Tice表示。“PCIe 3.0的复杂程度更高,例如更高的数据传输速率(8GT/S)、向后兼容性要求、和不同的均衡标准等。为防止代价高昂的重新设计和上市延误,设计师们必须在复杂的真实世界条件下、通过高保真全速接口执行完整的系统验证。”

    时间:2013-07-31 关键词: cadence pcie adapter speedbridge

  • Cadence全新SpeedBridge Adapter实现对PCIe 3.0设计的确认和验证

    21ic讯—全球电子设计创新领先企业Cadence设计系统公司今天宣布推出全新用于PCIe 3.0的SpeedBridge® Adapter。它为设计师们提供了一个重要的工具,来验证和确认他们的PCI Express (PCIe) 设计。这一全新适配器在搭配Cadence® Palladium® Verification Computing Platform一起使用时,能很容易建立并快速调试基于PCIe的设计;它向后兼容基于PCIe 2.0、1.1和1.0a的设计。用于PCIe 3.0的SpeedBridge Adapter通过在运行生产级软件驱动程序和操作系统的硅片前环境中提供与真实世界流量的高速交互,缩短了上市时间并降低了系统风险。 SpeedBridge Adapter设计用于硅片前RTL、及基于PCIe的ASIC和系统级芯片(SoCs)的集成,并允许在真实世界工作条件下进行系统仿真。该适配器通过实际ASIC或SoC软件与硬件、驱动程序和应用程序开发对经过仿真的PCIe 3.0设计进行验证,并可搭配现有软件及软件测试程序或分析程序一起运行。 “设计师们面临挑战,需要越来越多地在控制日益增强的设计复杂性和日益缩短的上市时间窗口之间取得平衡,”Cadence公司负责系统和软件实现集团硬件系统验证的公司副总裁Christopher Tice表示。“PCIe 3.0的复杂程度更高,例如更高的数据传输速率(8GT/S)、向后兼容性要求、和不同的均衡标准等。为防止代价高昂的重新设计和上市延误,设计师们必须在复杂的真实世界条件下、通过高保真全速接口执行完整的系统验证。”

    时间:2013-07-30 关键词: cadence pcie adapter speedbridge

  • 创意、联电运用Cadence技术克服先进制程设计挑战

    益华电脑(Cadence Design Systems)近日宣布两项成功合作案例,其一为设计服务业者创意电子(GUC)运用Cadence Encounter数位设计实现系统(Digital Implementation System,EDI)与Cadence Litho Physical Analyzer,成功地完成了20nm系统晶片(SoC)测试晶片的试产。此外晶圆代工大厂联电(UMC)已经采用Cadence 「设计中(in-design)」与signoff DFM (design-for-manufacturing)流程,执行28nm设计的实体signoff与电子变异性最佳化。 Cadence与创意电子两家公司的工程师们密切合作,运用Cadence解决方案克服了设计实现与DFM验证的设计挑战。创意电子运用Cadence Encounter解决方案支援20nm布局与绕线流程中所有错综复杂的步骤,包括双重曝光元件库准备、布局、时脉树合成、保持固定(hold fixing)、绕线与绕线后最佳化。GUC 创意电子也运用Cadence Litho Physical Analyzer进行DFM验证,将20nm制程变异的不确定性转变成为可预测的影响,帮助缩短设计时程。 「我们选择Cadence益华电脑作为开发夥伴,因为他们在先进制程的成功已经获得大家公认。」GUC创意电子设计技术开发处处长曾智谋表示:「这个20nm SoC测试晶片在台积公司制程上试产成功,就是我们密切合作以及Cadence Encounter与DFM解决方案绝佳功能的直接成果。」 「随着客户纷纷移向20nm,他们面对着新的挑战,例如双重曝光与制程变异,大幅提高了风险。」Cadence益华电脑晶片实现事业群研发资深副总裁徐季平表示:「Cadence益华电脑以我们的设计实现和DFM验证工具克服了这些先进制程挑战。我们与夥伴们密切合作,验证这些新制程以降低风险,并且让客户能够满怀信心地轻松转移到20nm制程。」 而与联电合作的新流程,则解决了随机与系统良率问题,为客户提供另一个通过晶圆厂验证的28nm设计流程。这些新流程是与UMC联华电子合作开发的,融合业界顶尖的DFM预防、分析和signoff功能,包括Cadence Litho Physical Analyzer (LPA)、Cadence Pattern Analysis、Cadence Litho Electrical Analyzer (LEA)和Cadence Chemical-Mechanical Polishing Predictor (CCP)技术。 Cadence指出,在28nm和以下制程,精准地预测和自动修正DFM「热点」以缩短达成高良率目标所需的时间(time-to-yield),是非常关键的。联电加入顶尖晶圆厂纷纷在Cadence DFM解决方案上进行标准化的阵容,大幅提高客户的生产力与良率。DFM signoff技术紧密地整合到Encounter 数位与Cadence Virtuoso? 客制/类比设计实现与sign-off解决方案中。 这套解决方案能为客户提供「一次设计即正确(correct-by-design)」的功能,建立微影、CMP和布局依赖效应之实体与参数影响的模型并加以分析,然后使设计实现最佳化,以纾解设计上的实体与电子变异,让使用者能够达到自己的量产前置时间(time-to-volume)目标。 「为了达成我们的上市前置时间目标,28nm的DFM解决方案必须提供低成本、精准的晶片预测能力以及高效能。」联电负责矽智财与设计支援的副总简山杰表示:「经过严格评估之后,Cadence DFM技术以其优异的实体和电子DFM分析特性而雀屏中选。现在,联华电子能够为客户的先进制程设计提供更佳的预测和更快速的周转时间。」 「在先进制程,试产之前预防可能的DFM热点与良率限制因素是非常重要的,才能够实现一次就成功(first-silicon success)与最高晶片良率。」Cadence益华电脑晶片实现事业群晶片Signoff与验证副总裁Anirudh Devgan表示:「我们与UMC联华电子紧密合作,不断地投资于能够强化我们在sign-off技术上领先地位的技术,例如为现在与未来制程提供具备DFM意识的设计实现流程。」

    时间:2013-07-24 关键词: cadence 先进制程 联电 创意

  • 联华电28nm节点采用Cadence物理和电学制造性设计签收

    Cadence设计系统公司昨日宣布,历经广泛的基准测试后,半导体制造商联华电子(UMC)已采用Cadence“设计内”和“签收”可制造性设计(DFM)流程对28纳米设计进行物理签收和电学变量优化。该流程既解决了随机和系统良率问题,又为客户的28纳米设计提供另一种成熟的制造流程。通过与联华电子的合作开发,这些新的流程整合了业界领先的DFM预防、分析和签收能力,包括Cadence光刻物理分析器(LPA)、Cadence模板分析、Cadence光刻电学分析器(LEA)和Cadence化学机械抛光预测(CCP)技术。 对于28纳米和以后产品,关键在于精准预测和自动修复DFM“热点”加速产出时间。联华电子入列不断增长的领先制造厂商队伍,以Cadence DFM解决方案为标准,为客户提高生产率和良率。DFM签收技术紧密地融入到Encounter 数字和Cadence Virtuoso 定制/模拟实现和签收解决方案中。该解决方案为客户提供了“设计纠正”能力,可对光刻、CMP和版图相关效应的物理和参数影响进行建模和分析,然后优化实现过程以弥补设计中的物理和电学变量,使用户达到量产的目标。 “为达到产品上市的目标,28纳米DFM解决方案需要提供较低的持有成本、对硅片的精确预估和高性能,”联华电子 IP与设计支持部副总裁S.C.Chien表示。“经过严格评估后,我们选择了Cadence的DFM技术是由于其在物理和电学DFM分析两方面的超常特性。现在,我们能为客户先进的节点设计提供更高的可预见性和更快的制造时间。” “在先进制程节点,在流片前预防潜在的DFM热点和良率限制对于实现一次流片成功并取得最高的硅片良率是非常重要的,”Cadence硅实现部门,硅签收与验证全球副总裁Anirudh Devgan表示。“通过与联华电子的紧密合作,我们不断加强在签收技术领先地位的投入,例如为当前和未来节点提供DFM感知的实现流程。”

    时间:2013-07-19 关键词: cadence nm 28 联华

  • Cadence采用全新Virtuoso版图套件大幅加快芯片设计

    摘要: · Cadence 可支持电学感知设计(EAD)的版图套件,(EAD)在版图绘制过程中可实现实时寄生参数提取,从而为工程师们节省从数天到数周不等的设计时间。 · 新产品和方法学减少了进行多次设计反复和“过度设计”的需要,从而提高了性能,减小了面积。 21ic讯 Cadence设计系统公司宣布推出用于实现电学感知设计的Virtuoso®版图套件,它是一种开创性的定制设计方法,能提高设计团队的设计生产力和定制IC的电路性能。这是一种独特的在设计中实现电学验证功能,让设计团队在创建版图时即可监控电学问题,而不用等到版图完成才能验证其是否满足最初设计意图。Virtuoso版图套件EAD功能在为工程师们缩短多达30%的电路设计周期的同时,还可优化芯片尺寸和性能。 采用这种创新的全新技术,工程师们能实时地从电学方面分析、模拟和验证互连线决定,从而在电学上建立时便正确的版图。这种实时的可见性让工程师们减少了保守的设计行为——或者“过度设计”——这些行为对芯片性能和面积有负面影响。 Virtuoso版图套件EAD可提供: · 从运行于Virtuoso模拟设计环境的仿真中捕获电流和电压,并将这些电学信息传送给版图环境的能力。 · 让电路设计师能设置电学约束条件(例如匹配的电容和电阻)、并允许版图工程师实时观察这些约束条件是否得到满足的管理功能。 · 一个在版图被创建时即可对它进行快速评估、并提供设计中电学视图来进行实时分析和优化的、内置的互连线寄生参数提取引擎。 · 电迁移(EM)分析,在画版图时如果产生任何电迁移问题即提醒版图工程师注意。 · 部分版图再仿真,有助于防止错误被深藏于密布的版图,从而尽可能减少重新设计,减少“过度设计”的需要。 · 电路设计师与版图设计工程师之间更高程度的协作,以实现电学上从建立起即正确的版图,而不管设计团队成员身在何处。 “Virtuoso版图套件EAD表明我们在自动化定制设计方面前进了一大步,通过对电学问题更高的实时可见度,让版图工程师与电路工程师之间能进行更高效的协作,”Cadence主管硅实现部门研发的公司高级副总裁Tom Beckley表示。“EAD凸显了我们对发展Virtuoso平台的重视,确保它能满足无数依靠它来处理复杂设计难题的工程师们的需要。”

    时间:2013-07-17 关键词: cadence 版图 套件 virtuoso

  • 台积电TSMC扩大与Cadence在Virtuoso定制设计平台的合作

    台积电创建和交付本质为基于SKILL语言的设计套件(PDKs),为客户提供最佳的用户体验和最高水准的精确度。世界领先的晶圆代工厂部署Virtuoso平台用于先进节点的定制设计需要,涵盖16纳米FinFET设计。主要工具包括VirtuosoSchematicEditor、AnalogDesignEnvironment、VirtuosoLayoutSuiteXL和先进的GXL技术。为专注于解决先进节点设计的日益复杂性,全球电子设计创新领先企业Cadence设计系统公司(NASDAQ:CDNS)今天宣布,台积电已与Cadence在Virtuoso定制和模拟设计平台扩大合作以设计和验证其尖端IP。此外,台积电还将扩展其纯正以本质为基于SKILL语言的的工艺流程设计套件(PDKs)产品至16纳米,创建并交付全面合格并高品质的本质为基于SKILL语言的的PDKs,可实现Virtuoso平台所有的顶尖功能。为充分发挥最大性能和高品质成果,新PDKs可驱动Virtuoso12.1平台中的尖端特性,例如自动对齐、在邻接过程中自动处理复杂的规则、链接器件、支持色彩感知版图设计和先进布线。“我们将继续加大投资升级Virtuoso平台以解决与日俱增的设计挑战。我们与台积电和客户紧密协作以加强和实现高级节点和主流设计的要求,”Cadence硅实现集团研发高级副总栽徐季平博士表示。“本质为基于SKILL语言的为基础的PDKs就是驱动Virtuoso方法发挥完全潜力的关键。”“我们与Cadence在Virtuoso平台有着长期的合作,”台积电设计基础架构市场部高级总监SukLee表示。“本质为基于SKILL语言的PDK开发延伸至16纳米使我们能够满足客户在先进技术定制设计方面的需求。”

    时间:2013-07-16 关键词: cadence 定制 virtuoso 扩大

  • Cadence推出用于实现电学感知设计的Virtuoso®版图套件

    21ic讯  Cadence设计系统公司今天宣布推出用于实现电学感知设计的Virtuoso®版图套件,它是一种开创性的定制设计方法,能提高设计团队的设计生产力和定制IC的电路性能。这是一种独特的在设计中实现电学验证功能,让设计团队在创建版图时即可监控电学问题,而不用等到版图完成才能验证其是否满足最初设计意图。Virtuoso版图套件EAD功能在为工程师们缩短多达30%的电路设计周期的同时,还可优化芯片尺寸和性能。 采用这种创新的全新技术,工程师们能实时地从电学方面分析、模拟和验证互连线决定,从而在电学上建立时便正确的版图。这种实时的可见性让工程师们减少了保守的设计行为——或者“过度设计”——这些行为对芯片性能和面积有负面影响。 Virtuoso版图套件EAD可提供: · 从运行于Virtuoso模拟设计环境的仿真中捕获电流和电压,并将这些电学信息传送给版图环境的能力。 · 让电路设计师能设置电学约束条件(例如匹配的电容和电阻)、并允许版图工程师实时观察这些约束条件是否得到满足的管理功能。 · 一个在版图被创建时即可对它进行快速评估、并提供设计中电学视图来进行实时分析和优化的、内置的互连线寄生参数提取引擎。 · 电迁移(EM)分析,在画版图时如果产生任何电迁移问题即提醒版图工程师注意。 · 部分版图再仿真,有助于防止错误被深藏于密布的版图,从而尽可能减少重新设计,减少“过度设计”的需要。 · 电路设计师与版图设计工程师之间更高程度的协作,以实现电学上从建立起即正确的版图,而不管设计团队成员身在何处。 “Virtuoso版图套件EAD表明我们在自动化定制设计方面前进了一大步,通过对电学问题更高的实时可见度,让版图工程师与电路工程师之间能进行更高效的协作,”Cadence主管硅实现部门研发的公司高级副总裁Tom Beckley表示。“EAD凸显了我们对发展Virtuoso平台的重视,确保它能满足无数依靠它来处理复杂设计难题的工程师们的需要。”

    时间:2013-07-16 关键词: cadence 174 virtuoso 电学

  • 台积电TSMC扩大与Cadence在Virtuoso定制设计平台的合作

    台积电创建和交付本质为基于SKILL语言的设计套件(PDKs),为客户提供最佳的用户体验和最高水准的精确度。世界领先的晶圆代工厂部署Virtuoso平台用于先进节点的定制设计需要, 涵盖16纳米FinFET设计。主要工具包括Virtuoso Schematic Editor、Analog Design Environment、Virtuoso LayoutSuite XL和先进的GXL技术。为专注于解决先进节点设计的日益复杂性,全球电子设计创新领先企业Cadence设计系统公司(NASDAQ:CDNS) 今天宣布,台积电已与Cadence在Virtuoso定制和模拟设计平台扩大合作以设计和验证其尖端IP。此外,台积电还将扩展其纯正以本质为基于SKILL语言的的工艺流程设计套件(PDKs)产品至16纳米,创建并交付全面合格并高品质的本质为基于SKILL语言的的PDKs,可实现Virtuoso平台所有的顶尖功能。为充分发挥最大性能和高品质成果,新PDKs可驱动Virtuoso 12.1平台中的尖端特性,例如自动对齐、在邻接过程中自动处理复杂的规则、链接器件、支持色彩感知版图设计和先进布线。“我们将继续加大投资升级Virtuoso平台以解决与日俱增的设计挑战。我们与台积电和客户紧密协作以加强和实现高级节点和主流设计的要求,”Cadence硅实现集团研发高级副总栽徐季平博士表示。“本质为基于SKILL语言的为基础的PDKs就是驱动Virtuoso方法发挥完全潜力的关键。”“我们与Cadence在Virtuoso平台有着长期的合作,”台积电设计基础架构市场部高级总监Suk Lee表示。“本质为基于SKILL语言的PDK开发延伸至16纳米使我们能够满足客户在先进技术定制设计方面的需求。”

    时间:2013-07-16 关键词: cadence 定制 virtuoso 扩大

  • 台积电扩大与Cadence定制设计平台的合作

    台积电创建和交付本质为基于SKILL语言的设计套件(PDKs),为客户提供最佳的用户体验和最高水准的精确度。 世界领先的晶圆代工厂部署Virtuoso平台用于先进节点的定制设计需要, 涵盖16纳米FinFET设计。 主要工具包括Virtuoso Schematic Editor、Analog Design Environment、Virtuoso LayoutSuite XL和先进的GXL技术。 Cadence设计系统公司近日宣布,台积电已与Cadence在Virtuoso定制和模拟设计平台扩大合作以设计和验证其尖端IP。此外,台积电还将扩展其纯正以本质为基于SKILL语言的的工艺流程设计套件(PDKs)产品至16纳米,创建并交付全面合格并高品质的本质为基于SKILL语言的的PDKs,可实现Virtuoso平台所有的顶尖功能。为充分发挥最大性能和高品质成果,新PDKs可驱动Virtuoso 12.1平台中的尖端特性,例如自动对齐、在邻接过程中自动处理复杂的规则、链接器件、支持色彩感知版图设计和先进布线。 “我们将继续加大投资升级Virtuoso平台以解决与日俱增的设计挑战。我们与台积电和客户紧密协作以加强和实现高级节点和主流设计的要求,”Cadence硅实现集团研发高级副总栽徐季平博士表示。“本质为基于SKILL语言的为基础的PDKs就是驱动Virtuoso方法发挥完全潜力的关键。” “我们与Cadence在Virtuoso平台有着长期的合作,”台积电设计基础架构市场部高级总监Suk Lee表示。“本质为基于SKILL语言的PDK开发延伸至16纳米使我们能够满足客户在先进技术定制设计方面的需求。”

    时间:2013-07-10 关键词: cadence 定制 设计平台

  • 台积电TSMC扩大与Cadence在Virtuoso定制设计平台的合作

    为专注于解决先进节点设计的日益复杂性,Cadence设计系统公司日前宣布,台积电已与Cadence在Virtuoso定制和模拟设计平台扩大合作以设计和验证其尖端IP。此外,台积电还将扩展其纯正以本质为基于SKILL语言的的工艺流程设计套件(PDKs)产品至16纳米,创建并交付全面合格并高品质的本质为基于SKILL语言的的PDKs,可实现Virtuoso平台所有的顶尖功能。为充分发挥最大性能和高品质成果,新PDKs可驱动Virtuoso 12.1平台中的尖端特性,例如自动对齐、在邻接过程中自动处理复杂的规则、链接器件、支持色彩感知版图设计和先进布线。 “我们将继续加大投资升级Virtuoso平台以解决与日俱增的设计挑战。我们与台积电和客户紧密协作以加强和实现高级节点和主流设计的要求,”Cadence硅实现集团研发高级副总栽徐季平博士表示。“本质为基于SKILL语言的为基础的PDKs就是驱动Virtuoso方法发挥完全潜力的关键。” “我们与Cadence在Virtuoso平台有着长期的合作,”台积电设计基础架构市场部高级总监Suk Lee表示。“本质为基于SKILL语言的PDK开发延伸至16纳米使我们能够满足客户在先进技术定制设计方面的需求。”

    时间:2013-07-10 关键词: cadence tsmc 定制 virtuoso

  • Cadence解决方案助力创意电子20纳米SoC测试芯片成功流片

    21ic讯 Cadence设计系统公司今天宣布,设计服务公司创意电子(GUC)使用Cadence® Encounter®数字实现系统(EDI)和Cadence光刻物理分析器成功完成20纳米系统级芯片(SoC)测试芯片流片。双方工程师通过紧密合作,运用Cadence解决方案克服实施和可制造性设计(DFM)验证挑战,并最终完成设计。 在开发过程中,创意电子使用Cadence Encounter解决方案用于支持20纳米布局布线流程所有的复杂步骤,包括双图形库的制备、布局、时钟树综合、保持固定、布线和布线后优化。创意公司还使用Cadence Litho Physical Analyzer ( 光刻物理分析器)用于DFM验证,将20纳米工艺变化的不确定性变成可预见影响从而有助于缩短设计周期。 “我们选择Cadence作为这项开发的合作伙伴是由于Cadence在高级节点方面具有被证实的经验,” 创意电子设计方法部总监曾凯文先生表示。“台积电工艺20纳米SoC测试芯片的成功流片是双方紧密合作和Cadence Encounter与DFM解决方案高性能表现的直接成果。” “随着客户转向20纳米,他们正面临新的挑战,例如双成形和工艺变化等都大大增加了风险,”Cadence Silicon Realization集团研发高级副总裁徐季平博士表示。“Cadence已在实施和DFM验证工具方面解决了这些高级节点的挑战。公司正与合作伙伴紧密协作来验证这些新流程以降低风险,使其更容易让客户胸有成竹转向20纳米制程节点。

    时间:2013-07-09 关键词: cadence 方案 SoC 20纳米

  • Cadence:Tempus时序签收加速SoC设计

    为简化和加速复杂IC的开发,Cadence 设计系统公司不久前推出Tempus时序签收解决方案。这是一款新的静态时序分析与收敛工具,旨在帮助系统级芯片 (SoC) 开发者加速时序收敛,将芯片设计快速转化为可制造的产品。目前,花费在时序收敛与签收上的时间接近整个设计实现流程时间的40%。Tempus的先进功能能够处理包含了数亿单元实例的设计。客户初步使用结果显示,Tempus能在数天时间内即在一个设计上实现时序收敛,而传统的流程在同一设计上可能要耗费数周的时间。时序收敛趋势Cadence芯片实现之签收与验证部副总裁Anirudh Devgan称,时序签收市场在过去的十年中一直止步不前。一些小公司曾尝试着将一些创新产品推向这个市场,但是他们很快就被收购或者陷入法律纠纷。因此,创新在很大程度上受到商业因素的阻碍。另外,从技术角度,由于日益增大的设计尺寸和时序视图,如今的挑战主要体现在通过时序签收收敛所花费的时间,以及在较低的制程节点上模仿波形效果的能力。当今的签收时序收敛解决方案在其对时序优化成功的可预测性上功亏一篑,主要是因为这些解决方案并没有与版图(layout)的物理特性整合在一起。在波形建模领域,延迟计算工具忽略了在较旧的节点上对波形形状的影响,因为这些影响微乎其微。从28纳米制程开始,一直持续到16纳米,这些影响对输入波形的外观产生非常大的作用,因此在延迟计算期间不能被忽略。?Cadence意识到,随着设计人员转向更小的制程节点,如20纳米和16纳米FinFET,如今的解决方案已经无法跟上复杂设计和制造的步伐。在过去的一年里,硅签收和验证业务部已经获得采用台积电20纳米和16纳米FinFET技术生产的产品签收验证。此外,Cadence的工具已用于GlobalFoundries 14纳米 FinFET 制程节点上的的流片芯片。此次Cadence发布了Tempus这一新的时序工具,能为时序分析性能和容量重新设定标准。Tempus的新功能Tempus在时序分析和签收时序收敛方面比同类解决方案快10倍。在这些更高性能的背后有很多关键技术,其中两个最主要的技术就是可以在静态时序分析时进行大规模并行计算,以及在时序优化期间掌握物理位置和路线的特点。Tempus 时序签收方案中的新功能有:● 市场上第一款大型分布式并行时序分析引擎,它可以扩展到使用多达数百个CPU。● 并行架构使得Tempus 时序签收方案能分析含数亿实例的设计,同时又不会降低准确性。● 新的基于路径式分析引擎,利用多核处理,可以减少对时序分析结果的悲观。● 多模多角 (MMMC) 分析和考虑物理layout的时序收敛,采用多线程和分布式并行时序分析。中国Fabless的SoC一般最多只有10个CPU核,而Cadence的新闻稿中提到“Tempus时序签收解决方案可以扩展到使用多达数百个CPU”,这是否适合中国市场?Cadence的回答是肯定的。并非所有CPU核都需要在物理上包含在相同的计算硬件里。Tempus可以在许多计算资源中分布时序分析问题,其中每个计算资源可能有很多CPU。Tempus不仅能够随着CPU数量的增加而进行扩展,在基于路径式分析的性能方面也取得了显著的提升,可消除设计人员对设计大体上是否可通过签收的顾虑。这就缩短了修复虚假时序违规的时间,还可最大限度地减少面积和功耗。这些益处并非只有大规模设计才能享有,它们适用于采用任何技术的所有设计。Cadence原有的Encounter Timing System还在生产和销售。Tempus的推出意味着性能和功能达到新的水平,最终会成为Cadence静态时序分析的新标准。

    时间:2013-07-02 关键词: cadence 时序 加速 签收

  • Cadence设计工具通过台积电16nm FinFET制程认证

    益华电脑(Cadence Design Systems)宣布,该公司的系统芯片开发工具已经通过台积电(TSMC) 16纳米 FinFET 制程的设计参考手册(design rule manual,DRM)第0.1版与 SPICE 模型工具认证。在早期阶段就达成工具认证里程碑,意味着先进制程客户能够着手开发设计,并驾驭新一代行动平台所需的低功耗与高效能优势。 工具认证扮演16纳米FinFET技术专属设计基础架构的基石角色。通过认证的Cadence工具包括:Spectre、Liberate、Virtuoso、 Encounter Digital Implementation (EDI) System、Encounter Timing System、Virtuoso Power System、Encounter Power System、Physical Verification System 以及QRC Extraction。还有几项Cadence设计IP产品可供客户在这个先进制程测试芯片。 此外,台积电已经认证立即可以投入生产的Cadence益华电脑20纳米制程专属设计流程。客户现在可以享用Cadence益华电脑流程为先进制程所提供的速度、功耗与面积优势。 整个工具链已经透过ARM Cortex-A9处理器的设计通过了20纳米认证,而且是第一个台积电20SoC制程技术专属的整合式工具认证。Cadence益华电脑提供工具包括Virtuoso、EDI System、Encounter Timing System、Encounter Power System、Virtuoso Power System、Physical Verification System与QRC Extraction。 “尽可能在解决方案开发的最早阶段进行垂直协作,就是实现协同最佳化解决方案的关键。”Cadence益华电脑芯片实现事业群研发资深副总裁徐季平表示:“台积公司通过16纳米FinFET与20纳米设计的Cadence工具认证,就是双方承诺联手协助彼此客户确保成功的最佳背书。” “我们透过台积公司Open Innovation Platform 协作模式,尽早达成了DRM & SPICE认证,让讯号设计团队能够满怀信心地运用这些Cadence益华电脑工具,尽快开发高效能、低功耗16纳米FinFET设计。”台积电设计基础架构行销事业部资深协理Suk Lee表示:“Cadence益华电脑工具的20纳米认证意味着,他们已经做好万全准备,能够克服以台积公司20纳米制程为目标之设计的独一无二挑战。” 日前发表ARM与Cadence合作实现台积公司16nm FinFET 制程上业界第一个Cortex-A57 64位处理器相互辉映,这也是同样运用Cadence益华电脑技术所开发的。

    时间:2013-06-06 关键词: cadence nm 16 finfet

  • 加速复杂IC开发 Cadence发表Tempus 时序Signoff方案

    在加速复杂IC开发更容易的当下,益华电脑(Cadence Design Systems, Inc.)发表 Tempus 时序 Signoff解决方案(Timing Signoff Solution),这是崭新的静态时序分析与收敛工具,精心设计让系统晶片(System-on-Chip,SoC)开发人员能够加速时序收敛,让晶片设计更快速地投入制造流程。Tempus 时序Signoff解决方案意谓全新的时序signoff工具作法,让客户能够缩短时序signoff收敛与分析,实现更快速的试产,同时创造良率更高、面积更小而且功耗更低的设计。 「在Cadence益华电脑,我们的使命是帮助客户建立绝佳、胜利的产品。」Cadence益华电脑总裁兼执行长陈立武表示:「在当今复杂SoC上达成设计收敛还要满足上市时间要求,堪称为一项艰钜的挑战。我们开发了Tempus时序signoff分析,与客户和生态系夥伴们并肩合作,克服这个挑战。」 Tempus导入的全新功能包括:市场上第一个大量普及的平行时序引擎,能够延展以利用多达数百颗CPUs;平行架构让Tempus能够分析具备数百万处理程序的设计,绝不牺牲精确度;全新的路径式分析引擎,驾驭多重核心处理能力而提高良率。Tempus具备效能优势,能够比其他解决方案更广泛地运用路径式分析;多重模式、多重角落(MMMC)分析与具备实体意识的时序收敛,巧妙地运用多重执行绪与分散式时序分析。 Tempus先进功能可处理包含数百万单元处理程序的设计,不会牺牲准确度。打从一开始便与客户密切合作,证明了在以传统流程需要耗费好几个星期的设计上,Tempus号称可在几天的时间内达成时序收敛。 「现在,时序收敛与signoff所花的时间将近整个设计实现流程的40%。传统signoff流程无法满足复杂设计时序收敛日益紧迫的要求。」Cadence益华电脑研发副总裁Anirudh Devgan表示:「Tempus代表时序 signoff 工具创新与效能的一大进步,驾驭多重处理、崭新建模技术与ECO功能,比传统流程更快速地达成signoff。」 「我们非常乐见Cadence推出静态时序分析(STA)领域的新功能。」德州仪器(Texas Instruments)处理器开发协理Sanjive Agarwala表示:「随着我们转移到更先进的制程,时序收敛会变得更困难。很高兴看到Cadence勇于承担这项挑战,提供精心设计的全新技术,克服棘手的设计收敛问题。」 Tempus预计将于2013年第三季开始供货。

    时间:2013-05-27 关键词: cadence 时序 signoff tempus

  • 台积电认可Cadence Tempus时序签收工具用于20纳米设计

    电子设计创新企业Cadence设计系统公司宣布,台积电(TSMC)在20纳米制程对全新的Cadence Tempus时序签收解决方案提供了认证。该认证意味着通过台积电严格的EDA工具验证过的Cadence Tempus 时序签收解决方案能够确保客户实现先进制程节点的最高精确度标准。 “Tempus时序签收技术利用分布式处理和创新的增量式时序分析技术,使时序分析性能达到了新的高度,”Cadence公司芯片实现集团,芯片签收与验证部副总裁Anirudh Devgan表示。“我们与台积电密切合作,确保Tempus的结果满足他们严格的标准,从而实现成功的芯片和可靠的设计。” 台积电的精确性认证对Tempus时序收敛解决方案的要求包含了基础延时计,以及由信号完整性效应所引起的静态噪声分析(glitch)计算。这两种分析是必需的,以便有一个完整的时序和信号完整性分析解决方案 。 “认证是台积电整个设计生态系统中不可或缺的一环,” 台积电设计基础架构营销部资深总监Suk Lee表示。“Cadence Tempus时序签收工具能够应对台积电未来制程节点的设计挑战。我们和Cadence紧密合作,确保Tempus能通过我们的认证标准。我们期待与Cadence在未来更多技术上展开合作,共同帮助我们的客户应对复杂设计,生产出功能可靠芯片。” Cadence Tempus签收技术提供: 高性能并行处理全流程时序分析 可扩展的体系架构,可处理具有数亿单元实例的设计; Tempus集成时序收敛环境,它通过多线程和分布式时序分析,提供多模多角MMMC(multi-mode, multi-corner) 以及考虑物理layout信息的时序收敛。

    时间:2013-05-27 关键词: cadence 时序 20纳米 tempus

  • 台积电认可Cadence Tempus时序签收工具用于20纳米设计

    21ic电源网:Cadence设计系统公司今天宣布,台积电(TSMC)在20纳米制程对全新的Cadence? Tempus?时序签收解决方案提供了认证。该认证意味着通过台积电严格的EDA工具验证过的Cadence Tempus 时序签收解决方案能够确保客户实现先进制程节点的最高精确度标准。 “Tempus时序签收技术利用分布式处理和创新的增量式时序分析技术,使时序分析性能达到了新的高度,”Cadence公司芯片实现集团,芯片签收与验证部副总裁Anirudh Devgan表示。“我们与台积电密切合作,确保Tempus的结果满足他们严格的标准,从而实现成功的芯片和可靠的设计。” 台积电的精确性认证对Tempus时序收敛解决方案的要求包含了基础延时计,以及由信号完整性效应所引起的静态噪声分析(glitch)计算。这两种分析是必需的,以便有一个完整的时序和信号完整性分析解决方案 。 “认证是台积电整个设计生态系统中不可或缺的一环,” 台积电设计基础架构营销部资深总监Suk Lee表示。“Cadence Tempus时序签收工具能够应对台积电未来制程节点的设计挑战。我们和Cadence紧密合作,确保Tempus能通过我们的认证标准。我们期待与 Cadence在未来更多技术上展开合作,共同帮助我们的客户应对复杂设计,生产出功能可靠芯片。” Cadence Tempus签收技术提供: - 高性能并行处理全流程时序分析 - 可扩展的体系架构,可处理具有数亿单元实例的设计; - Tempus集成时序收敛环境,它通过多线程和分布式时序分析,提供多模多角MMMC(multi-mode, multi-corner) 以及考虑物理layout信息的时序收敛。

    时间:2013-05-24 关键词: cadence 台积电 电源资讯

  • Cadence推出Tempus时序签收解决方案

    为设计收敛和签收提供前所未有的性能和容量Tempus?时序签收解决方案提供的性能比传统的时序分析解决方案提升了一个数量级。可扩展性,能够对具有上亿个实例的设计进行全扁平化分析。集成的签收精度的时序收敛环境利用创新的考虑物理layout的ECO技术,可以使设计闭合提前数周时间。为简化和加速复杂IC的开发,Cadence 设计系统公司推出Tempus? 时序签收解决方案。这是一款新的静态时序分析与收敛工具,旨在帮助系统级芯片 (SoC) 开发者加速时序收敛,将芯片设计快速转化为可制造的产品。Tempus? 时序签收解决方案代表了时序签收工具的一种新方法,它不仅使客户压缩时序签收收敛与分析的时间,实现更快流片(tape out),同时又能减少不必要的对时序分析结果的悲观,降低设计的面积和功耗。“Cadence的使命就是帮客户打造伟大和成功的产品,” Cadence公司总裁兼首席执行官陈立武表示。“在当今复杂的系统级芯片上,能及时实现设计收敛从而抓住上市时机是一项重大的挑战。为了应对这项挑战,我们与客户及行业合作伙伴紧密合作,共同开发出了Tempus?时序签收解决方案。”Tempus? 时序签收解决方案中推出的新功能有:市场上第一款大型分布式并行时序分析引擎,它可以扩展到使用多达数百个CPU。并行架构使得Tempus? 时序签收解决方案能分析含数亿实例的设计,同时又不会降低准确性。新的基于路径式分析引擎,利用多核处理,可以减少对时序分析结果的悲观。利用其性能上的优势,Tempus? 时序签收解决方案对基于路径式分析的使用可以比其他的解决方案更为广泛。多模多角 (MMMC) 分析和考虑物理layout的时序收敛,采用多线程和分布式并行时序分析。Tempus? 时序签收解决方案的先进功能能够处理包含了数亿单元实例的设计,同时又不会降低准确性。客户初步使用结果显示,Tempus? 时序签收解决方案能在数天时间内即在一个设计上实现时序收敛,而传统的流程在同一设计上可能要耗费数周的时间。“目前,花费在时序收敛与签收上的时间接近整个设计实现流程时间的40%。复杂设计对实现时序收敛提出了更高的要求,传统的签收流程却没有能跟上这种需求的步伐。”Cadence主管芯片实现部门芯片签收与验证业务的公司副总裁Anirudh Devgan表示,“Tempus? 时序签收解决方案利用了多处理和ECO特性,比传统流程更快达到签收,是时序签收工具在创新和性能方面取得的重大进步。”“我们很高兴看到Cadence在静态时序分析(STA)领域取得了新的进展,” 德州仪器处理器开发总监Sanjive Agarwala表示。“在我们转向更先进的制程节点后,时序收敛变得更加困难。所幸的是,Cadence迎难而上,提供了新的技术来解决这些复杂的设计收敛问题。”上市计划Tempus? 时序签收解决方案预计在2013年第3季度上市。Cadence计划在2013年6月3日-5日在德克萨斯州奥斯汀举办的设计自动化大会DAC上演示这一工具的先进功能。

    时间:2013-05-23 关键词: cadence 解决方案 时序 签收

  • Cadence Tempus时序签收方案 简化和加速复杂IC开发

    为设计收敛和签收提供前所未有的性能和容量 为简化和加速复杂IC的开发,近日Cadence 设计系统公司推出Tempus 时序签收解决方案。这是一款新的静态时序分析与收敛工具,旨在帮助系统级芯片 (SoC) 开发者加速时序收敛,将芯片设计快速转化为可制造的产品。Tempus 时序签收解决方案代表了时序签收工具的一种新方法,它不仅使客户压缩时序签收收敛与分析的时间,实现更快流片(tape out),同时又能减少不必要的对时序分析结果的悲观,降低设计的面积和功耗。 “Cadence的使命就是帮客户打造伟大和成功的产品,” Cadence公司总裁兼首席执行官陈立武表示。“在当今复杂的系统级芯片上,能及时实现设计收敛从而抓住上市时机是一项重大的挑战。为了应对这项挑战,我们与客户及行业合作伙伴紧密合作,共同开发出了Tempus时序签收解决方案。” Tempus 时序签收解决方案中推出的新功能有: 市场上第一款大型分布式并行时序分析引擎,它可以扩展到使用多达数百个CPU。 并行架构使得Tempus 时序签收解决方案能分析含数亿实例的设计,同时又不会降低准确性。 新的基于路径式分析引擎,利用多核处理,可以减少对时序分析结果的悲观。利用其性能上的优势,Tempus 时序签收解决方案对基于路径式分析的使用可以比其他的解决方案更为广泛。 多模多角 (MMMC) 分析和考虑物理layout的时序收敛,采用多线程和分布式并行时序分析。 Tempus 时序签收解决方案的先进功能能够处理包含了数亿单元实例的设计,同时又不会降低准确性。客户初步使用结果显示,Tempus 时序签收解决方案能在数天时间内即在一个设计上实现时序收敛,而传统的流程在同一设计上可能要耗费数周的时间。 “目前,花费在时序收敛与签收上的时间接近整个设计实现流程时间的40%。复杂设计对实现时序收敛提出了更高的要求,传统的签收流程却没有能跟上这种需求的步伐。”Cadence主管芯片实现部门芯片签收与验证业务的公司副总裁Anirudh Devgan表示,“Tempus 时序签收解决方案利用了多处理和ECO特性,比传统流程更快达到签收,是时序签收工具在创新和性能方面取得的重大进步。” “我们很高兴看到Cadence在静态时序分析(STA)领域取得了新的进展,” 德州仪器处理器开发总监Sanjive Agarwala表示。“在我们转向更先进的制程节点后,时序收敛变得更加困难。所幸的是,Cadence迎难而上,提供了新的技术来解决这些复杂的设计收敛问题。” 上市计划 Tempus 时序签收解决方案预计在2013年第3季度上市。Cadence计划在2013年6月3日-5日在德克萨斯州奥斯汀举办的设计自动化大会DAC上演示这一工具的先进功能。

    时间:2013-05-22 关键词: cadence 方案 时序 tempus

  • Cadence推出Tempus™时序签收解决方案 为设计收敛和签收提供前所未有的性能和容量

    Cadence推出Tempus™时序签收解决方案 为设计收敛和签收提供前所未有的性能和容量

    要点:  Tempus™时序签收解决方案提供的性能比传统的时序分析解决方案提升了一个数量级。  可扩展性,能够对具有上亿个实例的设计进行全扁平化分析。  集成的签收精度的时序收敛环境利用创新的考虑物理layout的ECO技术,可以使设计闭合提前数周时间。 为简化和加速复杂IC的开发,Cadence 设计系统公司今天推出Tempus™ 时序签收解决方案。这是一款新的静态时序分析与收敛工具,旨在帮助系统级芯片 (SoC) 开发者加速时序收敛,将芯片设计快速转化为可制造的产品。Tempus™ 时序签收解决方案代表了时序签收工具的一种新方法,它不仅使客户压缩时序签收收敛与分析的时间,实现更快流片(tape out),同时又能减少不必要的对时序分析结果的悲观,降低设计的面积和功耗。 “Cadence的使命就是帮客户打造伟大和成功的产品,” Cadence公司总裁兼首席执行官陈立武表示。“在当今复杂的系统级芯片上,能及时实现设计收敛从而抓住上市时机是一项重大的挑战。为了应对这项挑战,我们与客户及行业合作伙伴紧密合作,共同开发出了Tempus™时序签收解决方案。” Tempus™ 时序签收解决方案中推出的新功能有:  市场上第一款大型分布式并行时序分析引擎,它可以扩展到使用多达数百个CPU。  并行架构使得Tempus™ 时序签收解决方案能分析含数亿实例的设计,同时又不会降低准确性。 新的基于路径式分析引擎,利用多核处理,可以减少对时序分析结果的悲观。利用其性能上的优势,Tempus™ 时序签收解决方案对基于路径式分析的使用可以比其他的解决方案更为广泛。 多模多角 (MMMC) 分析和考虑物理layout的时序收敛,采用多线程和分布式并行时序分析。 Tempus™ 时序签收解决方案的先进功能能够处理包含了数亿单元实例的设计,同时又不会降低准确性。客户初步使用结果显示,Tempus™ 时序签收解决方案能在数天时间内即在一个设计上实现时序收敛,而传统的流程在同一设计上可能要耗费数周的时间。 “目前,花费在时序收敛与签收上的时间接近整个设计实现流程时间的40%。复杂设计对实现时序收敛提出了更高的要求,传统的签收流程却没有能跟上这种需求的步伐。”Cadence主管芯片实现部门芯片签收与验证业务的公司副总裁Anirudh Devgan表示,“Tempus™ 时序签收解决方案利用了多处理和ECO特性,比传统流程更快达到签收,是时序签收工具在创新和性能方面取得的重大进步。” “我们很高兴看到Cadence在静态时序分析(STA)领域取得了新的进展,” 德州仪器处理器开发总监Sanjive Agarwala表示。“在我们转向更先进的制程节点后,时序收敛变得更加困难。所幸的是,Cadence迎难而上,提供了新的技术来解决这些复杂的设计收敛问题。” 上市计划 Tempus™ 时序签收解决方案预计在2013年第3季度上市。Cadence计划在2013年6月3日-5日在德克萨斯州奥斯汀举办的设计自动化大会DAC上演示这一工具的先进功能。

    时间:2013-05-21 关键词: cadence 处理器 SoC 电源新品

  • 再扩IP版图进军云端市场 Cadence收购Evatronix IP业务

    益华电脑(Cadence Design Systems, Inc.)宣布,欲收购 Evatronix SA SKA的 IP事业,纳入快速扩大的IP版图中。Evatronix总部位于波兰,提供通过芯片验证的IP产品阵容,包括公认的 USB 2.0 /3.0、显示器、MIPI与储存控制器,具备与Cadence IP阵容的高度互补性。 “移动、连线与云端市场中的快速创新带动当今的IP市场。” SoC实现事业群研发资深副总裁Martin Lund表示:“Evatronix的IP产品将大幅扩增Cadence益华电脑在这些市场区隔中的产品阵容,不仅是走在时代尖端的高品质IP,而且通过生产验证。” Evatronix 共同创办人兼总裁Wojciech Sakowski表示:“Evatronix的IP核心与服务专为容易整合、高品质与缩短上市前置时间而精心设计。作为Cadence益华电脑的一份子,我们一定能够触及全球更多的客户,进而加速实现我们的IP蓝图。与Cadence益华电脑整合,让我们的客户能够更轻松地加快上市脚步。” 这项并购预计将于2013年第二季结案,对于 Cadence资产负债表或2013会计年度第二季甚至营运结果将不会造成实质的影响。交易内容不对外公开。 编辑点评 据Cadence 全球区域运营资深副总裁黄小立博士透露,Cadence几年前进入IP领域。从最开始,Cadence就有一个很强的理念:Cadence要做对SOC高价值、有差异化的IP。 几年前,也有过类似的收购,早在2010年,Cadence便将业界知名Memory IP公司Denali收归旗下。时至2011年,Cadence再刮并购风暴,继IC设计和验证方案厂商Azuro, Altos Design Automation, 及Sigrity均被Cadence买下;2013年,Cadence再度出手收购IP厂商Cosmic Circuits和Evatronix公司。 通过对Evatronix公司的收购,Cadence就能顺理成章地进入移动、连线与云端市场领域。Evatronix公司提供的获得芯片验证的IP产品阵容,包括公认的 USB 2.0 /3.0、显示器、MIPI与储存控制器,与Cadence IP阵容高度互补,Cadence能够给设计者带来最大的效益和最大的差异化。此次收购是对Cadence IP产品组合上完整的补充。

    时间:2013-05-21 关键词: cadence 版图 云端 evatronix

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