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  • ARM与Cadence签署新的EDA技术应用长期协议

    ARM与Cadence最近签署了一份长期的技术协议,将为ARM工程团队提供Cadence产品的长期使用权。ARM与Cadence共同致力于促使ARM处理器及Cadence设计流程的优化和融合。这为ARM的合作伙伴们带来了巨大的技术优势,他们将可以使用为ARM处理器开发设计而优化的流程。 ARM与Cadence设计系统公司(NASDAQ: CDNS)日前宣布成功流片了业界首款基于ARM CortexTM-A15 MPCoreTM 处理器的20纳米设计。该测试芯片面向TSMC的20纳米工艺,由来自ARM、Cadence与TSMC的工程师使用Cadence RTL-to-signoff流程共同开发完成。今天的声明是ARM和Cadence在优化Cortex-A15处理器设计流程方面合作18个月的成果。 “Cortex-A15是我们迄今为止最高级的ARM处理器。ARM一直致力于帮助合作伙伴使用Cadence设计流程并面向TSMC高级工艺节点,该测试芯片是一个重要里程碑,”ARM处理器部门总经理兼执行副总裁Mike Inglis说,“共同开发20纳米工艺节点设计要求三家公司之间的密切合作。我们期待着与Cadence的合作关系能不断发展,一起开发与应用Cortex-A15及多款其他ARM处理器。” “面向TSMC 20纳米工艺的Cortex-A15处理器的实现在各方面都有所增进,这要求ARM、Cadence和TSMC的工程师像一个团队那样紧密合作,”Cadence硅实现部门研发部高级副总裁Chi-Ping Hsu说,“在过去3年里,针对世界最尖端工艺及20nm工艺节点,我们的Virtuoso和Encounter设计和签收解决方案实现了重大突破。这次重要合作成果建立了用户在最高级的工艺节点开发基于Cortex-A15处理器设计的里程碑。我们要扩展这种合作模式,与ARM在Cortex-A15和其它处理器的开发上进行更深入的合作。” “TSMC已经非常紧密地与其OIP产业链上的伙伴们合作,以确保客户在迅速发展的市场上持续获得成功,”TSMC设计基础架构市场总监Suk Lee说,“这款ARM Cortex-A15处理器的流片,是TSMC、ARM和Cadence等产业链伙伴更加密切合作的又一个成功案例。”  

    时间:2011-11-11 关键词: cadence ARM 技术应用 EDA

  • EDA360项目推手John Bruggeman离开Cadence

    著名EDA设计厂商Cadence设计系统公司的高级副总裁兼CMO John Bruggeman近日突然被曝出将从公司离职,这起离职事件是在Cadence展开市场部门内部重组的背景下发生的。一位长期关注该公司的分析师认为,此举恐怕是这家EDA厂商正在酝酿更换CEO人选的征兆。 Cadence在上周五晚些时候向证券市场监管部门提交的报告中谈及了Bruggeman即将另谋高就的事宜,另外公司还表示Bruggeman已经同意在公司以非高管身份继续待到8月14日,以帮助公司完成权力交接事宜。 Bruggeman曾在风河公司担任高管职位,但他2009年8月份加入了Cadence公司,当时他的这一举动曾令许多观察家大感诧异。加入Cadence的两年内,Bruggeman为公司经营状况和战略规划的改善立下了汗马功劳。同时他还是Cadence下一代EDA软件EDA360项目的主要推手。 Cadence的发言人周一表示,上周公司已经向支援们公布了有关的消息,消息称公司的产品市场部门将改由公司的研发部门管理。另外这位发言人还称Pankaj Mayor将负责主管公司的产品市场部门。 这位发言人还在邮件中说:“[Bruggeman]的工作成就为公司开拓市场起到了积极的影响作用。我们感谢他为公司所作的贡献。” 市调公司Gary Smith的首席分析师Gary Smith称,他怀疑Cadence公司的CEO Lip-Bu Tan也在计划从CEO的位子上退下来,另外他还认为Cadence公司这次对公司的市场部门进行重组便是为 Lip-Bu Tan的退位铺路。身为风险投资商人的Lip-Bu Tan从2009年1月份起接过了Cadence的教鞭。Smith认为Cadence公司现任高级副总裁Charlie Huang很有可能会从Lip-Bu Tan手中接棒。 Smith分析称,Bruggeman激进,强硬的行事风格未必与Cadence的公司文化相符合。“相比Bruggeman,这家公司的风气要保守得多。而Bruggeman则不断推进,妄图改变这种公司风气。而Cadence的保守派则为数众多。” 不过Smith同时也表示,失去Bruggeman对Cadence而言是福是祸仍需继续观察。EDA360项目在对EDA软件未来发展方向方面的理解显然要比一般的EDA项目涉及的范围更宽广许多,该项目的终极目标则是帮助Cadence开拓出一个前景广阔得多的潜在市场。 “现在还很难说这起事件对Cadence而言是好是坏,他们现在还需要Bruggeman这样的人物来帮他们推进有关的项目吗?”  

    时间:2011-08-20 关键词: cadence EDA john bruggeman

  • 基于Cadence的高速PCB设计

    1 引言   随着人们对通信需求的不断提高,要求信号的传输和处理的速度越来越快.相应的高速PCB的应用也越来越广,设计也越来越复杂.高速电路有两个方面的含义:一是频率高,通常认为数字电路的频率达到或是超过45MHz至50MHz,而且工作在这个频率之上的电路已经占到了整个系统的三分之一,就称为高速电路.另外从信号的上升与下降时间考虑,当信号的上升时间小于6倍信号传输延时时即认为信号是高速信号,此时考虑的与信号的具体频率无关.   2 高速PCB设计的基本内容   高速电路设计在现代电路设计中所占的比例越来越大,设计难度也越来越高,它的解决不仅需要高速器件,更需要设计者的智慧和仔细的工作,必须认真研究分析具体情况,解决存在的高速电路问题.一般说来主要包括三方面的设计:信号完整性设计、电磁兼容设计、电源完整性设计.   2.1 信号完整性(signal integrity)设计   信号完整性是指信号在信号线上的质量.信号具有良好的信号完整性是指当在需要的时候,具有所必需达到的电压电平数值.差的信号完整性不是由某一因素导致的,而是由板级设计中多种因素共同引起的.特别是在高速电路中,所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题.具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等.   2.1.1 串扰(crosstalk)   串扰是相邻两条信号线之间的不必要的耦合,信号线之间的互感和互容引起线上的噪声.因此也就把它分为感性串扰和容性串扰,分别引发耦合电流和耦合电压.当信号的边缘速率低于1ns时,串扰问题就应该考虑.如果信号线上有交变的信号电流通过时,会产生交变的磁场,处于磁场中的相邻的信号线会感应出信号电压.一般PCB板层的参数、信号线间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响.在Cadence的信号仿真工具中可以同时对6条耦合信号线进行串扰后仿真,可以设置的扫描参数有:PCB的介电常数,介质的厚度,沉铜厚度,信号线长度和宽度,信号线的间距.仿真时还必须指定一个受侵害的信号线,也就是考察另外的信号线对本条线路的干扰情况,激励设置为常高或是常低,这样就可以测到其他信号线对本条信号线的感应电压的总和,从而可以得到满足要求的最小间距和最大并行长度.   2.1.2 反射(reflection)   反射和我们所知道的光经过不连续的介质时都会有部分能量反射回来一样,就是信号在传输线上的回波.此时信号功率没有全部传输到负载处,有一部分被反射回来了.在高速的PCB中导线必须等效为传输线,按照传输线理论,如果源端与负载端具有相同的阻抗,反射就不会发生了.二者阻抗不匹配会引起反射,负载会将一部分电压反射回源端.根据负载阻抗和源阻抗的关系大小不同,反射电压可能为正,也可能为负.如果反射信号很强,叠加在原信号上,很可能改变逻辑状态,导致接收数据错误.如果在时钟信号上可能引起时钟沿不单调,进而引起误触发.一般布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素均会导致此类反射. 另外常有一个输出多个接收,这时不同的布线策略产生的反射对每个接收端的影响也不相同,所以布线策略也是影响反射的一个不可忽视的因素.   2.1.3 过冲(overshoot)和下冲(undershoot)   过冲是由于电路切换速度过快以及上面提到的反射所引起的信号跳变,也就是信号第一个峰值超过了峰值或谷值的设定电压.下冲是指下一个谷值或峰值.过分的过冲能够引起保护二极管工作, 导致过早地失效,严重的还会损坏器件.过分的下冲能够引起假的时钟或数据错误.它们可以通过增加适当端接予以减少或消除.   2.1.4 振荡(ringing)和环绕振荡(rounding)   振荡的现象是反复出现过冲和下冲.信号的振荡和环绕振荡由线上过度的电感和电容引起的接收端与传输线和源端的阻抗不匹配而产生的,通常发生在逻辑电平门限附近,多次跨越逻辑电平门限会导致逻辑功能紊乱.振荡和环绕振荡同反射一样也是由多种因素引起的,振荡可以通过适当的端接或是改变PCB参数予以减小,但是不可能完全消除.   在Cadence的信号仿真软件中,将以上的信号完整性问题都放在反射参数中去度量.在接收和驱动器件的IBIS模型库中,我们只需要设置不同的传输线阻抗参数、电阻值、信号传输速率以及选择微带线还是带状线,就可以通过仿真工具直接计算出信号的波形以及相应的数据,这样就可以找出匹配的传输线阻抗值、电阻值、信号传输速率,在对应的PCB软件Allegro中,就可以根据相对应的传输线阻抗值和信号传输速率得到各层中相对应信号线的宽度(需提前设好叠层的顺序和各参数).选择电阻匹配的方式也有多种,包括源端端接和并行端接等,根据不同的电路选择不同的方式.在布线策略上也可以选择不同的方式:菊花型、星型、自定义型,每种方式都有其优缺点,可以根据不同的电路仿真结果来确定具体的选择方式.[!--empirenews.page--]   2.1.5 信号延迟(delay)   电路中只能按照规定的时序接收数据,过长的信号延迟可能导致时序和功能的混乱,在低速的系统中不会有问题,但是信号边缘速率加快,时钟速率提高,信号在器件之间的传输时间以及同步时间就会缩短.驱动过载、走线过长都会引起延时.必须在越来越短的时间预算中要满足所有门延时,包括建立时间,保持时间,线延迟和偏斜. 由于传输线上的等效电容和电感都会对信号的数字切换产生延迟,加上反射引起的振荡回绕,使得数据信号不能满足接收端器件正确接收所需要的时间,从而导致接收错误.在Cadence的信号仿真软件中,将信号的延迟也放在反射的子参数中度量,有Settledelay、Switchdelay、Propdelay.其中前两个与IBIS模型库中的测试负载有关, 这两个参数可以通过驱动器件和接收器件的用户手册参数得到, 可以将它们与仿真后的Settledelay、Switchdelay加以比较,如果在Slow模式下得到的Switchdelay都小于计算得到的值,并且在Fast的模式下得到的Switchdelay的值都大于计算得到的值,就可以得出我们真正需要的两个器件之间的时延范围Propdelay.在具体器件布放的时候,如果器件的位置不合适,在对应的时延表中那部分会显示红色,当把其位置调整合适后将会变成蓝色,表示信号在器件之间的延时已经满足Propdelay规定的范围了.   2.2 电磁兼容性(Electro Magnetic Compatibility)设计   电磁兼容包括电磁干扰和电磁忍受,也就是过量的电磁辐射以及对电磁辐射的敏感程度两个方面. 电磁干扰有传导干扰和辐射干扰两种.传导干扰是指以电流的形式通过导电介质把一个电网络上的信号传导到另一个电网络,PCB中主要表现为地线噪声和电源噪声.辐射干扰是指信号以电磁波的形式辐射出去,从而影响到另一个电网络.在高速PCB及系统设计中,高频信号线、芯片的引脚、接插件等都可能成为具有天线特性的辐射干扰源.对EMC的设计根据设计的重要性可以分为四个层次:器件和PCB级设计,接地系统的设计,屏蔽系统设计以及滤波设计.其中的前两个最为重要,器件和PCB级设计主要包括有源器件的选择、电路板的层叠、布局布线等.接地系统的设计主要包括接地方式、地阻抗控制、地环路和屏蔽层接地等.在Cadence的仿真工具中,电磁干扰的仿真参数可以设置在X、Y、Z三个方向上的距离、频率的范围、设计余量、符合标准等.此仿真属于后仿真,主要检验是否符合设计要求,因此,在做前期工作时,我们还需要按照电磁干扰的理论去设计,通常的做法是将控制电磁干扰的各项设计规则应用到设计的每个环节,实现在各个环节上的规则驱动和控制.   2.3 电源完整性(power integrity)设计   在高速电路中, 电源和地的完整性也是一个非常重要的因素, 因为电源的完整性和信号的完整性是密切相关的.在大多数情况下,影响信号畸变的主要原因是电源系统.如:地反弹噪声太大、去耦合电容设计不合适、多电源或地平面地分割不好、地层设计不合理、电流分配不均等都会带来电源完整性方面的问题,引起信号的畸变而影响到信号的完整性.解决的主要思路有确定电源分配系统,将大尺寸电路板分割成几块小尺寸板,根据地平面反弹噪声(Ground Bounce)(简称地弹)确定去耦电容,以及着眼于整个PCB板考虑等几个方面.   在电路中有大的电流涌动时会引起地弹,如大量芯片的输出同时开启时,将有一个较大的瞬态电流在芯片与板的电源平面流过,芯片封装与电源平面的电感和电阻会引发电源噪声,这样会在真正的地平面上产生电压的波动和变化,这种噪声会影响其它元器件的动作.设计中减小负载电容、增大负载电阻、减小地电感、减少器件同时开关的数目均可以减少地弹.由于地电平面分割,例如地层被分割为数字地、模拟地、屏蔽地等,当数字信号走到模拟地线区域时,就会产生地平面回流噪声.同时根据选用的器件不同,电源层也可能会被分割为几种不同电压层,此时地弹和回流噪声更需特别关注.在电源完整性的设计中电源分配系统和去耦电容的选择很重要.一般使得电源系统(电源和地平面)之间的阻抗越低越好.可以通过规定最大的电压和电流变化范围来确定我们希望达到的目标阻抗,然后通过调整电路中的相关因素使电源系统各部分的阻抗与目标阻抗逼近.对于去耦电容,必须考虑电容的寄生参数,定量的计算出去耦电容的个数以及每个电容的容值和具体放置位置,尽量做到电容一个不多,一个不少.在Cadence仿真工具中,将接地反弹称为同步开关噪声(Simultaneous switch noise)。在仿真时将电源间的寄生电感、电容和电阻, 以及器件封装的寄生电感、电容和电阻都做考虑,结果比较符合实际情况.还可以根据系统使用的电路类型与工作频率,设置好期望的相关指标参数后,计算出合适的电容大小以及最佳的布放位置,设计具有低阻抗的接地回路来解决电源完整性问题。   3 高速PCB的设计方法   3.1 传统的设计方法   如图1是传统的设计方法,在最后测试之前,没有做任何的处理,基本都是依靠设计者的经验来完成的.在对样机测试检验时才可以查找到问题,确定问题原因.为了解决问题,很可能又要从头开始设计一遍.无论是从开发周期还是开发成本上看,这种主要依赖设计者经验的方法不能满足现代产品开发的要求,更不能适应现代高速电路高复杂性的设计.所以必须借助先进的设计工具来定性、定量的分析,控制设计流程.[!--empirenews.page--]   3.2 Cadence设计方法   现在越来越多的高速设计是采用一种有利于加快开发周期的更有效的方法.先是建立一套满足设计性能指标的物理设计规则,通过这些规则来限制PCB布局布线.在器件安装之前,先进行仿真设计.在这种虚拟测试中,设计者可以对比设计指标来评估性能.而这些关键的前提因素是要建立一套针对性能指标的物理设计规则,而规则的基础又是建立在基于模型的仿真分析和准确预测电气特性之上的,所以不同阶段的仿真分析显得非常重要.Cadence软件针对高速PCB的设计开发了自己的设计流程,如图2它的主要思想是用好的仿真分析设计来预防问题的发生,尽量在PCB制作前解决一切可能发生的问题.与左边传统的设计流程相比,最主要的差别是在流程中增加了控制节点,可以有效地控制设计流程.它将原理图设计、PCB布局布线和高速仿真分析集成于一体,可以解决在设计中各个环节存在的与电气性能相关的问题.通过对时序、信噪、串扰、电源结构和电磁兼容等多方面的因素进行分析,可以在布局布线之前对系统的信号完整性、电源完整性、电磁干扰等问题作最优的设计.   图1 传统高速设计流程   图2 Cadence高速设计流程   4 结语   高速PCB设计是一个很复杂的系统工程,只有借助于那些不仅能计算设计中用到的每个元器件的物理特性和电气特性的影响及其相互作用,还必须能从设计的PCB中自动提取和建立模型,并且具有提供对实际设计操作产生动态特性描述的仿真器等强大功能的EDA软件工具,才能更全面地解决以上信号完整性、电磁干扰、电源完整性等问题.在具体设计过程中,在横向上要求各部分的设计人员通力合作,在纵向上要求设计的各个阶段综合考虑,把设计和仿真贯穿于整个设计过程,实现过程的可控性,具体指标的量化.只有这样才能做到高效的设计.  

    时间:2011-05-11 关键词: cadence PCB 电源技术解析 基于 设计 高速

  • Cadence PCB设计仿真技术

    Cadence PCB设计仿真技术提供了一个全功能的模拟仿真器,并支持数字元件帮助解决几乎所有的设计挑战,从高频系统到低功耗IC设计,这个强大的仿真引擎可以容易地同各个Cadence PCB原理图输入工具结合,加速了上市时间并控制了运作成本,它交互式,易于使用的图形用户界面可提供对设计过程的完全控制,来自多家厂商的模型支持,内置数学函数和行为建模技术等资源的可用性促成了高效的设计过程,在仿真器之上建立先进的分析特性,敏感性, 蒙特卡洛, 应力分析和带有多个引擎的优化器,改善了设计性能,成本效益和可靠性。 Cadence PCB设计仿真技术可以在以下产品中获取:. Cadence allegro. aMS Simulator . Cadence PSpice. simulation Cadence PSpice仿真该产品与allegro design entry HdL和Cadence OrCad. Capture紧密集成,同时该仿真技术也可以在强大的协同仿真环境,SLPS,中与MathWorks的MaTLaB Simulink软件包连接,见图1。   优点. 改善大型设计的仿真次数,可靠性和收敛. 通过整合的模拟和事件驱动的数字仿真既提高了速度,又无需牺牲准确性. 利用基本直流,交流,噪声和瞬态分析来探测电路行为 . 允许使用SLPS进行实际电气设计的系统级接口的测试. 超过20,000个模拟和混合信号模型库供选择. 允许模拟和数字信号的自动识别,并应用到模拟到数字和数字到模拟接口. 在付诸硬件实施之前使用假设的理念来CADENCE PCB设计仿真混合模拟/数字仿真集成的模拟和事件驱动数字仿真提高了速度而无需牺牲精确性,单独的图形化波形分析器在同一时间轴上显示混合模拟和数字仿真的结果,数字功能支持5种逻辑电平和64种强度,由负载而定的延迟,以及hazard/race检查, allegro aMS Simulator 和PSpice仿真还具有针对数字门和约束检查,如setup和hold时序的传播建模特性, 模拟分析使用直流,交流,噪声,瞬态,参数扫描,蒙特卡洛和直流敏感性分析探测电路行为,allegro aMS Simulator和PSpice技术包含若干交互仿真控制器和两个仿真解算器。 图形结果和数据显示Probe Windows允许用户从扩展的一组数学函数中进行选择,用于仿真输出变量, 通过在原理图内直接将标记放置在所希望的管脚,网络,和零件上,设计师可以创建绘图窗口模板并用它们容易地进行复杂的量测, 使用内置的量测函数和定制量测的创建, 该工具还可以帮用户测量电路的性能特征,为显示数据,附加的功能允许进行电路电压,电流和功耗的实际和复杂函数绘图,包括用于幅值和相位裕度的Bodé图及用于小信号特征的导数,见图2。   寻求设计的关系. 使用优化器优化电路性能. 使用数学表达式,函数和行为器件替代和仿真复杂电路的功能模块, . 使用应力分析并通过使用蒙特卡洛分析观察组件成品率,确定哪个组件受载过大, 特性Cadence的PCB设计仿真技术与Cadence的从前端到后端PCB设计流程无缝集成,使用于仿真和PCB设计的单独,统一的设计环境的实现成为可能。设计输入和编辑使用Cadence原理图设计输入技术,可从超过18,000个符号和模型的库中选择以进行设计仿真,它提供许多特性,使得原理图输入和模拟仿真设计变得容易,这两项集成都包括一键仿真和交叉探测和许多其他的仿真工具。激励创建使用可参数化描述的内置函数或用鼠标手绘分段线性,PWL,信号来创建任意形状的激励,为信号,时钟和总线创建数字激励,单击并拖动以引入和移动转换。电路仿真用户可以很容易地建立和运行仿真,然后从Probe交叉探测仿真结果,Probe是一个业界标准的波形观察器,对多种仿真profile的支持使用户可以在同一原理图上调用并运行不同的仿真,仿真偏置结果可以在原理图上直接进行观察,包括节点电压,器件功率计算,管脚和支路电流,对检查点重启的支持,允许设计师在同一电路以很少的改变进行多次仿真时,减少仿真的次数。MOdeLS模型内含大量不同的精确内部模型,它通常有温度效应,为仿真添加了灵活性,模型有R,L,C和二极管,以及, . 内置IGBT. 七种MOSFeT模型,包括业界标准的BSIM3v3.2和新的eKV 2.6模型. 五种GaasFeT模型,包括Parker-Skellern 和 TriQuint TOM-2,TOM-3模型. 非线性 磁性模型,具备饱和与磁滞现象. 整合了延迟,反射,损失,散射和串扰的传输线性模型. 数字原件,包括带有模拟I/O模型的双向 传输门. 两种电池模型,允许对放电周期和运行条件进行精确仿真器件方程开发包,dedK,允许新的内部模型方程的实现,这些方程可以同allegro aMS Simulator和PSpice仿真一起使用。模型库用户可以从北美,日本,欧洲生产的超过18,000种模拟和混合信号器件模型, 及超过4,500种BJT,JFeT,MOSFeT, IGBT,SCR,磁芯和螺线管,功率二极管和桥接器,运算放大器,光电耦合器,调节器, PWM控制器,乘法器,定时器和采样保持器等参数化的模型中进行选择。模型编辑可以很容易地抽取所支持器件类型的模型,只需输入器件技术资料中要求的数据。行为建模功能模块使用数学表达式和函数进行描述,允许设计师充分利用一整套数学运算器,非线性函数和滤波器,电路行为可以在时域或频域使用公式,包括拉普拉斯变换,或查找表进行定义,错误和警告信息可以在不同条件下进行指定,用户可以容易地选择在一个层级中已被传递到子电路的参数,并将它们插入传递函数中,新的行为功能包括in(x), exp(x),sqrt(x)等数学函数。磁性零件编辑磁性零件编辑器可以帮助设计师解决手工设计变压器时遇到的问题,用户可以设计磁性变压器和直流电感,并为可用于allegro aMS仿真器电路的变压器和电感生成仿真模型,磁性零件编辑器还允许设计师生成制造变压器或感应器所需的数据, 设计过程完成后由Magdesigner生成的制造商报告,包含了厂商生产商用变压器所需的全部数据。加密加密特性允许使用56位deS算法对模型进行加密。SLPS Cadence仿真技术和MathWorks的MaTLaB Simul ink软件包将两个业界领先的仿真工具集成在一个强大的协同仿真环境,SLPS,Simulink是一个用于多域仿真和基于模型的动态系统设计平,SLPS集成允许设计师完成包含真实组件实际电气模型的系统级仿真,设计和集成问题可以在设计过程更早的时期发现,减少了电路设计所需的原型数量,SLPS集成还可使机电系统,如控制模块,传感器及电源转换器,的设计师完成集成系统和电路仿真,见图3。  检查点重启该特性允许设计师在不同时间点保存仿真状态,然后从任意仿真状态重新启动仿真,从而节约了时间,在从前面记录过的时间状态重启仿真之前,设计师可以修改仿真设置和设计参数。自动收敛选项该选项使仿真器自动改变收敛的容差限制,以完成设计收敛,设计师可以使用该选项获得收敛,然后通过进一步修改仿真器选项对仿真进行微调,对于电源电子设计,推荐该选项。高级分析功能使用高级的分析功能,设计师可以自动地优化电路性能,敏感性分析,优化, Smoke,应力分析,和蒙特卡洛,成品率分析,这四项重要功能,使工程师们可以创建设计的虚拟原型并自动优化电路性能,可以同时处理多个仿真profile间的测量。敏感性通过检查各组件本身及与其他组件相比时组件对电路行为的影响,敏感性选项可以识别哪些组件参数对完成电路性能的目标是关键的,它允许设计师识别敏感性组件并将它们导出至优化器,以微调电路行为。优化器优化器可以分析模拟电路和系统,比反复迭代测试更快地对设计进行微调,它有助于发现最佳组件值以满足性能目标和约束,设计师可以使用优化器来提升设计性能,为满足新的规范更新设计,为自顶向下设计和模型生成优化行为模型,并调整电路以满足量测或曲线形式的已知结果, 该优化器包括四个引擎,最小二乘二次方,LSQ,引擎,修正的LSQ引擎,随机引擎和离散引擎。SMOKe Smoke选项可以对电能耗散,连接点温度增加,二次崩溃,或电压/电流限制违例引起受压的部件做出预警,经过一定时间, 这些部件可能导致电路失败,设计师可以用Smoke将电路仿真结果和部件的安全运行限制进行对比,如果超过限制,Smoke 就可以识别问题参数,使用Smoke分析还可用于创建,修改和配置供使用的decrate 文件,见图4。  蒙特卡洛当零件值在它们的容许范围内变化时,蒙特卡洛可以在统计上预测电路的行为,蒙特卡洛还可以计算成品率,这可以用于大规模制造的预测,使用蒙特卡洛可用于根据规格计算成品率,计算统计数据,以概率密度直方图的形式显示结果,以及以累计分布图形式显示结果。参数化扫描器电路一经创建和仿真,参数化扫描器即被用于扫描多种参数,任意数量的设计和模型参数,的任意组合,都可以进行扫描, 结果以表格或图的形式进行查看 ,设计师可使用参数化扫描器扫描器件/模型参数, 以电子表格形式显示扫描结果,在探测界面分配量测结果,及评估分析之后的结果。

    时间:2010-05-11 关键词: cadence PCB 仿真技术

  • Cadence PCB设计仿真技术

    Cadence PCB设计仿真技术提供了一个全功能的模拟仿真器,并支持数字元件帮助解决几乎所有的设计挑战,从高频系统到低功耗IC设计,这个强大的仿真引擎可以容易地同各个Cadence PCB原理图输入工具结合,加速了上市时间并控制了运作成本,它交互式,易于使用的图形用户界面可提供对设计过程的完全控制,来自多家厂商的模型支持,内置数学函数和行为建模技术等资源的可用性促成了高效的设计过程,在仿真器之上建立先进的分析特性,敏感性, 蒙特卡洛, 应力分析和带有多个引擎的优化器,改善了设计性能,成本效益和可靠性。 Cadence PCB设计仿真技术可以在以下产品中获取:. Cadence allegro. aMS Simulator . Cadence PSpice. simulation Cadence PSpice仿真该产品与allegro design entry HdL和Cadence OrCad. Capture紧密集成,同时该仿真技术也可以在强大的协同仿真环境,SLPS,中与MathWorks的MaTLaB Simulink软件包连接,见图1。   优点. 改善大型设计的仿真次数,可靠性和收敛. 通过整合的模拟和事件驱动的数字仿真既提高了速度,又无需牺牲准确性. 利用基本直流,交流,噪声和瞬态分析来探测电路行为 . 允许使用SLPS进行实际电气设计的系统级接口的测试. 超过20,000个模拟和混合信号模型库供选择. 允许模拟和数字信号的自动识别,并应用到模拟到数字和数字到模拟接口. 在付诸硬件实施之前使用假设的理念来CADENCE PCB设计仿真混合模拟/数字仿真集成的模拟和事件驱动数字仿真提高了速度而无需牺牲精确性,单独的图形化波形分析器在同一时间轴上显示混合模拟和数字仿真的结果,数字功能支持5种逻辑电平和64种强度,由负载而定的延迟,以及hazard/race检查, allegro aMS Simulator 和PSpice仿真还具有针对数字门和约束检查,如setup和hold时序的传播建模特性, 模拟分析使用直流,交流,噪声,瞬态,参数扫描,蒙特卡洛和直流敏感性分析探测电路行为,allegro aMS Simulator和PSpice技术包含若干交互仿真控制器和两个仿真解算器。 图形结果和数据显示Probe Windows允许用户从扩展的一组数学函数中进行选择,用于仿真输出变量, 通过在原理图内直接将标记放置在所希望的管脚,网络,和零件上,设计师可以创建绘图窗口模板并用它们容易地进行复杂的量测, 使用内置的量测函数和定制量测的创建, 该工具还可以帮用户测量电路的性能特征,为显示数据,附加的功能允许进行电路电压,电流和功耗的实际和复杂函数绘图,包括用于幅值和相位裕度的Bodé图及用于小信号特征的导数,见图2。   寻求设计的关系. 使用优化器优化电路性能. 使用数学表达式,函数和行为器件替代和仿真复杂电路的功能模块, . 使用应力分析并通过使用蒙特卡洛分析观察组件成品率,确定哪个组件受载过大, [!--empirenews.page--]特性Cadence的PCB设计仿真技术与Cadence的从前端到后端PCB设计流程无缝集成,使用于仿真和PCB设计的单独,统一的设计环境的实现成为可能。设计输入和编辑使用Cadence原理图设计输入技术,可从超过18,000个符号和模型的库中选择以进行设计仿真,它提供许多特性,使得原理图输入和模拟仿真设计变得容易,这两项集成都包括一键仿真和交叉探测和许多其他的仿真工具。激励创建使用可参数化描述的内置函数或用鼠标手绘分段线性,PWL,信号来创建任意形状的激励,为信号,时钟和总线创建数字激励,单击并拖动以引入和移动转换。电路仿真用户可以很容易地建立和运行仿真,然后从Probe交叉探测仿真结果,Probe是一个业界标准的波形观察器,对多种仿真profile的支持使用户可以在同一原理图上调用并运行不同的仿真,仿真偏置结果可以在原理图上直接进行观察,包括节点电压,器件功率计算,管脚和支路电流,对检查点重启的支持,允许设计师在同一电路以很少的改变进行多次仿真时,减少仿真的次数。MOdeLS模型内含大量不同的精确内部模型,它通常有温度效应,为仿真添加了灵活性,模型有R,L,C和二极管,以及, . 内置IGBT. 七种MOSFeT模型,包括业界标准的BSIM3v3.2和新的eKV 2.6模型. 五种GaasFeT模型,包括Parker-Skellern 和 TriQuint TOM-2,TOM-3模型. 非线性 磁性模型,具备饱和与磁滞现象. 整合了延迟,反射,损失,散射和串扰的传输线性模型. 数字原件,包括带有模拟I/O模型的双向 传输门. 两种电池模型,允许对放电周期和运行条件进行精确仿真器件方程开发包,dedK,允许新的内部模型方程的实现,这些方程可以同allegro aMS Simulator和PSpice仿真一起使用。模型库用户可以从北美,日本,欧洲生产的超过18,000种模拟和混合信号器件模型, 及超过4,500种BJT,JFeT,MOSFeT, IGBT,SCR,磁芯和螺线管,功率二极管和桥接器,运算放大器,光电耦合器,调节器, PWM控制器,乘法器,定时器和采样保持器等参数化的模型中进行选择。模型编辑可以很容易地抽取所支持器件类型的模型,只需输入器件技术资料中要求的数据。行为建模功能模块使用数学表达式和函数进行描述,允许设计师充分利用一整套数学运算器,非线性函数和滤波器,电路行为可以在时域或频域使用公式,包括拉普拉斯变换,或查找表进行定义,错误和警告信息可以在不同条件下进行指定,用户可以容易地选择在一个层级中已被传递到子电路的参数,并将它们插入传递函数中,新的行为功能包括in(x), exp(x),sqrt(x)等数学函数。磁性零件编辑磁性零件编辑器可以帮助设计师解决手工设计变压器时遇到的问题,用户可以设计磁性变压器和直流电感,并为可用于allegro aMS仿真器电路的变压器和电感生成仿真模型,磁性零件编辑器还允许设计师生成制造变压器或感应器所需的数据, 设计过程完成后由Magdesigner生成的制造商报告,包含了厂商生产商用变压器所需的全部数据。加密加密特性允许使用56位deS算法对模型进行加密。SLPS Cadence仿真技术和MathWorks的MaTLaB Simul ink软件包将两个业界领先的仿真工具集成在一个强大的协同仿真环境,SLPS,Simulink是一个用于多域仿真和基于模型的动态系统设计平,SLPS集成允许设计师完成包含真实组件实际电气模型的系统级仿真,设计和集成问题可以在设计过程更早的时期发现,减少了电路设计所需的原型数量,SLPS集成还可使机电系统,如控制模块,传感器及电源转换器,的设计师完成集成系统和电路仿真,见图3。  [!--empirenews.page--]检查点重启该特性允许设计师在不同时间点保存仿真状态,然后从任意仿真状态重新启动仿真,从而节约了时间,在从前面记录过的时间状态重启仿真之前,设计师可以修改仿真设置和设计参数。自动收敛选项该选项使仿真器自动改变收敛的容差限制,以完成设计收敛,设计师可以使用该选项获得收敛,然后通过进一步修改仿真器选项对仿真进行微调,对于电源电子设计,推荐该选项。高级分析功能使用高级的分析功能,设计师可以自动地优化电路性能,敏感性分析,优化, Smoke,应力分析,和蒙特卡洛,成品率分析,这四项重要功能,使工程师们可以创建设计的虚拟原型并自动优化电路性能,可以同时处理多个仿真profile间的测量。敏感性通过检查各组件本身及与其他组件相比时组件对电路行为的影响,敏感性选项可以识别哪些组件参数对完成电路性能的目标是关键的,它允许设计师识别敏感性组件并将它们导出至优化器,以微调电路行为。优化器优化器可以分析模拟电路和系统,比反复迭代测试更快地对设计进行微调,它有助于发现最佳组件值以满足性能目标和约束,设计师可以使用优化器来提升设计性能,为满足新的规范更新设计,为自顶向下设计和模型生成优化行为模型,并调整电路以满足量测或曲线形式的已知结果, 该优化器包括四个引擎,最小二乘二次方,LSQ,引擎,修正的LSQ引擎,随机引擎和离散引擎。SMOKe Smoke选项可以对电能耗散,连接点温度增加,二次崩溃,或电压/电流限制违例引起受压的部件做出预警,经过一定时间, 这些部件可能导致电路失败,设计师可以用Smoke将电路仿真结果和部件的安全运行限制进行对比,如果超过限制,Smoke 就可以识别问题参数,使用Smoke分析还可用于创建,修改和配置供使用的decrate 文件,见图4。  蒙特卡洛当零件值在它们的容许范围内变化时,蒙特卡洛可以在统计上预测电路的行为,蒙特卡洛还可以计算成品率,这可以用于大规模制造的预测,使用蒙特卡洛可用于根据规格计算成品率,计算统计数据,以概率密度直方图的形式显示结果,以及以累计分布图形式显示结果。参数化扫描器电路一经创建和仿真,参数化扫描器即被用于扫描多种参数,任意数量的设计和模型参数,的任意组合,都可以进行扫描, 结果以表格或图的形式进行查看 ,设计师可使用参数化扫描器扫描器件/模型参数, 以电子表格形式显示扫描结果,在探测界面分配量测结果,及评估分析之后的结果。

    时间:2010-05-09 关键词: cadence PCB 电源技术解析 设计 仿真技术

  • 全新评估平台Cadence OrCAD PSpice(ST)

    意法半导体宣布成功开发一个新的评估平台,客户可以仿真意法半导体先进的模拟和功率芯片。Cadence® OrCAD®, PSpice®是一项稳健且广泛使用的软件仿真技术,新的芯片评估平台采用此项技术对意法半导体的模拟和功率产品进行仿真。 此前,意法半导体的模拟产品可使用SMPS@eDesign Studio免费在线工具,此工具是专门为开关电源(SMPS)的设计和仿真开发的。从现在起,在Cadence OrCAD 平台内,可以利用PSpice软件对在SMPS@eDesign Studio环境内创建的系统设计进行更加精确的仿真。PSpice OrCAD是一个全功能的模拟电路和混合信号电路单机仿真软件,被业内公认为基于Spice的系统设计仿真工具的行业标准。  意法半导体执行副总裁兼工业和多市场部总经理 Carmelo Papa表示:“OrCAD能够让我们的客户很好地评测意法半导体的模拟和功率产品。使用OrCAD软件评估我们的芯片将增强客户的信心,让他们确信已经取得最高质量的芯片。”通过Cadence的OrCAD ,PSpice软件支持的第一个意法半导体产品系列为直流-直流转换器和ViPER单片开关电源芯片;最终将扩展到支持几乎所有意法半导体的模拟和功率产品。

    时间:2010-04-13 关键词: cadence pspice orcad 评估平台

  • PCI Express 3.0首款验证解决方案(Cadence)

    Cadence宣布其已经开发了基于开放验证方法学(OVM)的验证IP(VIP)帮助开发者应用最新的PCI Express Base Specification 3.0 (PCIe 3.0)互连协议,PCI-SIG内部目前正在开发一个初步的0.5修订版。全新Cadence Incisive® VIP采用了Cadence 适用性管理系统,这是一种指标导向的验证解决方案,具有能将协议适用性验证自动进行的独有功能,可以保证较早采用PCIe 3.0的开发者实现优质且快速的上市目标。“PCI-SIG PCIe 3.0规格能够将常见的通用PCI Express I/O标准的互连性能带宽提高一倍,”PCI-SIG总裁兼主席Al Yanes说。“我们很高兴看到Cadence一直以来不断开发高性能验证工具,加快业界对新技术的采用。”“这种新验证IP的提供表明了Cadence致力于提供有价值的验证解决方案,帮助开发者采用最新协议,”Cadence前端市场部主管Michal Siwinski说。“作为我们VIP产品线中最高级的产品之一,PCIe 3.0模块为采用最新协议的开发者提供了高级验证技术,缩短了开发时间,提高了团队销量,并且降低了整体项目成本。”Cadence Incisive Verification IP产品线支持30多种业界标准,于2008年第三季度开始推出。最新的PCIe 3.0 VIP目前已经面向首批标准采用者推出,预计将于2010年第一季度正式发布。

    时间:2009-10-10 关键词: cadence 3.0 express PCI

  • 利用Cadence设计COMS低噪声放大器

     摘 要:结合一个2.4 GHz CMOS低噪声放大器(LNA)电路,介绍如何利用Cadence软件系列中的IC 5.1.41完成CMOS低噪声放大器设计。首先给出CMOS低噪声放大器设计的电路参数计算方法,然后结合计算结果,利用Cadence软件进行电路的原理图仿真,并完成了电路版图设计以及后仿真。仿真结果表明,电路的输入/输出均得到较好的匹配。由于寄生参数,使得电路的噪声性能有约3 dB的降低。对利用Cadence软件完成CMOS射频集成电路设计,特别是低噪声放大器设计有较好的参考价值。关键词:低噪声放大器;CMOS;射频IC;Cadence0 引 言    Cadence Design Systems Inc.是全球最大的电子设计技术、程序方案服务和设计服务供应商。它的解决方案旨在提升和监控半导体、计算机系统、网络工程和电信设备、消费电子产品以及其他各类型电子产品的设计。Cadence公司的电子设计自动化产品涵盖了电子设计的整个流程,包括系统级设计、功能验证、IC综合及布局布线、模拟和混合信号及射频IC设计、全定制集成电路设计、IC物理验证、PCB设计和硬件仿真建模等。Cadence软件支持自顶向下(Top-down)的芯片设计,是业界广泛采用的设计工具。该软件通过Li-brary CelI View三级目录辅助芯片设计:    (1)设计者为自己要完成的系统任务建立新的Li-brary;    (2)分析系统及其指标来确定系统的各个模块,每个模块对应于Library中的一个Cell;    (3)每个模块的设计包括电路(Schematic)设计和版图(Layout)设计,两者密不可分,电路图与版图都是模块中的View。    同时,Cadence公司还提供设计方法教学服务,帮助客户优化其设计流程;提供设计外包服务,协助客户进入新的市场领域。垂直解决方案是Cadence 为帮助IC设计公司迅速建立设计架构,并获得更短、可预测性更高的设计周期而推出的独具特色的整套解决方案,其目标是为了推动不同领域产品的开发步伐,设计锦囊(Process Design Kit,PDK)是其重要组成部分。“锦囊”通过将验证方式和流程与IP相结合的方式,更好地应对无线、网络和消费电子等不同领域在设计方面的挑战。通过采用“锦囊”,用户可将其宝贵的资源投入在差异化设计而不是基础设计方面。1 低噪声放大器电路设计    (1)电路结构。图1是此次实验中所用电路的完整电路原理图。图中共源管M1作为主放大管,给电路提供足够的增益;共栅管 M2用来减小M1的Cgd1引起的密勒效应以及增强整个电路的反向隔离性能;M3,Rref,Rbias构成偏置电路,以实现M1所需的直流偏置。对于输入/输出匹配电路,可以利用Smith圆图完成初步设计;然后利用Cadence软件套件中用于集成电路仿真的组件IC 5.1进行更加精确的电路参数调试。    (2)电路设计。设计中采用新加坡特许(CHRT)的0.35μm RF CMOS工艺。电路工作在2.4 GHz,信号源电阻为50 Ω,M1的偏置电流取为5 mA。根据文献[3],通过计算可得CHRT 0.35 μm COMS工艺Cox的值约为4.6mF/m2,根据文献[4,5]可以得到最优栅宽公式:Wopt△1/3ωLCoxRs,计算得M1的最优宽度约为 240μm。根据公式RS=ωtLS,可得LS的值约为O.54 nH。根据公式CRS=(2/3)WoptLCox,得到CgS的值约为150 fF。将LS和CgS的值代入公式为输入信号角频率),可以得到Lg的值约为16.2 nH。偏置电路中M3的尺寸和电流选为M1的1/2。2 仿真与调试    (1)电路原理图仿真。IC 5.1.41中用到的原理图编辑器是Virtuoso Schematic Editor。首先,在编辑器中输入图1所示的低噪声放大器完整的电路原理图。接着,为了完成电路仿真,得到所需的电路参数,还需要在模拟环境 (Analog Design Environment)进行必要的设置,比如电路中用到的各个变量取值、S参数仿真(SP仿真)或者直流(DC)仿真的参数等。这些在软件的用户手册 (Cdsdoc)以及一些相关的使用教程里面都有详细的说明,在此不再重复。    在必要的软件设置都完成之后,便可以顺利地将电路原理图转换成网表并仿真(Netlist and Run),从而得到感兴趣的电路参数,软件默认启动的仿真器是spec-tre。在此次的低噪声放大器设计过程中,主要关注电路的S参数、噪声系数FN。    为了将输出阻抗匹配到50 Ω,首先可以利用Smith圆图来完成输出匹配的初步设计。通过计算,本次设计需要在负载电路端并联一个电容Cout1,然后串联一个电容Cout2。通过调试,确定Cout1和Cout2的值分别约为180 fF和450 fF。    (2)电路版图设计。版图是集成电路设计中十分重要的一环,它对射频电路的性能有很大的影响。由于工作频率很高,寄生效应和衬底耦合效应很明显,因此要整体考虑其布局布线,尽量减小寄生参数的影响。首先,布局要合理,要注意信号线的走线长度,无源器件,特别是电感和其他部分要保持适当的间距;信号线要尽量宽些,这样可以降低串联电感和寄生电阻;    要尽可能的多用地线,电源线与地线尽量平行,以形成去耦电容,达到去除电源的高频耦合分量的目的;    电源线尽量采用底层金属,RF信号线尽量采用顶层金属,而在版图空白处尽量多布地线,尽可能地降低走线过程中的衬底损耗和串扰。    结合CHRT 0.35μm RF CMOS工艺的PDK,可以很方便地生成电路的元器件版图输出,接着完成必要的电路连线,便可以得到电路的版图结果。    电路实现版图设计之后还需要完成物理验证。    此次采用的验证工具是IC 5.1中自带的DIVA。除此之外,也可以采用Cadence公司的ASSura,或者Mentor Grahphics公司的Calibre。物理验证的过程包括设计规则检查(DRC)、版图原理图对比(LVS)以及寄生参数提取(Extract)三个步骤。    在版图编辑器(Layout XL Edit)的Verify菜单当中,可以找到DRC,LVS,Extract对应的选项;在完成了必要的参数设置之后,便可以完成电路的物理验证。在做完寄生参数提取之后,便可以利用包含寄生参数的电路完成电路后仿真(Post-layout simulation),从而得到与实际电路性能更为接近的各项仿真结果。    (3)实验结果。在完成最终电路的调试后,得到了各项仿真结果。    图2、图3分别是用电路原理图仿真(即前仿)得到的S参数以及噪声系数FN的实验结果。    图4、图5是完成版图之后,考虑寄生参数的电路后仿真结果。图4是S参数的后仿真结果。由S11,S22的曲线可知,在2.4 GHz的中心频率附近,S11,S22<-10 dB。可见,输入、输出电路均有比较好的匹配。图5是噪声系数FN的后仿真结果。图6为电路版图。    与电路的前仿结果相比,后仿真的噪声系数有一定的上升,这说明电路中的寄生参数会使电路的噪声性能恶化。3 结 语    结合一个具体的低噪声放大器(LNA)设计实例,采用CHRT的0.35μm RFCMOS工艺,在EDA软件IC 5.1设计环境中设计了一个2.4 GHz的低噪声放大器。设计过程中完成了电路原理图仿真、版图设计以及后仿真。实验结果表明该低噪声放大器具有较好的电路性能。结合设计过程,还介绍了如何运用Cadence软件对CMOS低噪声放大器进行电路设计和仿真。

    时间:2009-07-03 关键词: cadence 低噪声放大器 coms

  • Cadence QRC首个全芯片提取器将获得认证

    全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)今天宣布 Cadence QRC 提取签收技术已经采用了一个全新的可互用数据格式iRCX,由台湾积体电路制造公司(TSMC)开发。这种iRCX文件包含全面的互联建模数据,让Cadence客户能够执行精确的寄生提取签收。提供一致的生产数据,对数百万晶体管的需求精确建模,这对于避免电路的短路和断路造成的灾难性故障至关重要。Cadence签收分析流程直接处理iRCX数据库用于寄生提取和QRC提取所用的电迁移(EM)验证规则。“iRCX在促进互连线建模相关的EDA应用方面扮演着重要角色,包括Cadence QRC本身的寄生提取和基于QRC提取结果的电迁移分析,”台积电设计服务市场部副主管Tom Quan说。“全新的统一数据格式是台积电开放创新平台的一部分,让设计师能够选择合格的EDA工具,满足其设计需要,并确保设计精确性和一次性芯片成功。”“通过直接向可升级Cadence QRC提取软件提供晶圆厂数据,全新TSMC iRCX工艺文件让我们的客户能够在很短的周期时间内迅速为其设计实现一致的硅精确寄生签收与EM分析,”Cadence设计系统公司研发部副总裁Rachid Salik博士说。“我们将继续强化与TSMC的关系,为我们共同的客户提供价值。”除了iRCX支持外,Cadence QRC用它的平行处理技术缩短了提取周转时间。设计师会从提高的效率、一致的数据和硅精确的流程中获益,这些都是将设计投产的必要因素。 

    时间:2009-06-12 关键词: cadence 芯片 qrc

  • 混合信号/射频参考设计”锦囊”(MS/RF RDK)(Cadence)

    Cadence设计系统公司与专业积体电路制造服务公司-台湾积体电路制造股份有限公司(以下简称台积公司)今日共同宣布推出业界第一款的混合信号/射频参考设计”锦囊”(MS/RF RDK)。这款锦囊采用Cadence® Virtuoso®混合信号技术研发完成,可提供矽芯片特性行为模型(silicon-characterized behavioral models) 以及完整的教学内容,展示经验证的高效混合信号/射频IC参考设计流程,协助实现更快的上市时间。新技术包括锁相环电路(Phase Locked Loop) 噪声敏感参考设计实例,能够以准确、高效的方式预测相位噪声(phase noise)。采用的技术包括Virtuoso定制设计平台中的SKILL-based Pcells、QRC抽取,以及涵盖Spectre® Circuit Simulator、Spectre RF与AMS Designer的Virtuoso多模仿真等。 完整的混合信号/射频参考设计锦囊包含了相关文件、PLL电路实例以及经验证的流程教程,于2009年第二季公布在台积公司线上客户服务系统TSMC Online (http://online.tsmc.com ),提供给全球台积公司六五納米客户,使其充分了解完整的解决方案。 Cadence与台积公司计划于四月加州圣荷塞的TSMC技术研讨会(TSMC Technology Symposium)、五月德国慕尼黑的CDNLive! EMEA用户大会及7月的旧金山设计自动化大会Design Automation Conference (DAC)中演示说明整个流程。

    时间:2009-04-27 关键词: cadence rf ms rdk

  • Cadence扩大在中国的渠道伙伴网络

    全球设计创新企业Cadence设计系统公司今天宣布上海东好科技发展有限公司(东好科技)已正式加盟Cadence®渠道伙伴计划,成为一家增值代理商(VAR)。这一合作让专注于中国EDA软件先进技术与服务的东好科技能够为国内设计师提供更丰富的途径使用Cadence Allegro® PCB与IC封装工具和技术。东好科技加入渠道伙伴计划后,Cadence扩大了满足中国本地设计团队客户需求的能力,并加强了其对全球客户提供支持的承诺。 “我们很自豪也很兴奋能够成为Cadence渠道伙伴计划在中国的一员,”东好科技首席执行官谢国平说。“我们将会与Cadence紧密合作,提供先进的PCB与IC封装软件、度身定制的本地支持与服务,为中国华东及华南地区的客户创造价值。” 东好科技将会在中国发行Allegro技术,并为中国华东及华南地区的终端用户和代理商提供Cadence Allegro产品的强大的本地化技术支持与维护服务。 “Cadence渠道伙伴计划是为解决设计师团队在当今充满竞争的市场中碰到的复杂IC、封装与PCB设计挑战而设计的,”Cadence设计系统公司亚太区总裁兼公司副总裁居龙(Lung Chu)说。“东好科技的加盟是对我们现有的全球渠道伙伴网络的一次大力扩充。利用东好科技广阔的本地网络与客户资源,以及他们在系统集成、培训和服务方面的丰富经验,我们不仅会获得更多的客户,还可以向他们提供更强的本地支持。”

    时间:2009-04-09 关键词: cadence 网络

  • V850 8482的System LSI原型(Cadence和NEC)

    Cadence设计系统公司和NEC电子公司今天宣布开发出NEC电子公司基于业界最先进水平的V850™的System LSI的原型。它是在Cadence最新的Encounter数字实现系统(Encounter Digital Implementation System)8.1版本的支持下实现的。 NEC电子开发出其LSI下一代的CPU核,成功地降低了50%的设计周期(TAT),同时在整个设计流程后端包含了完全的全多模多角分析和优化。自1996年4月推出第一款带V850核心的单芯片微控制器以来,NEC电子已逐步地建立了V850系列产品可靠的产品阵容,并将产品组合扩充至ASSP和ASIC IP核。 Cadence被业界公认是系统级LSI电子设计技术的顶尖提供商,为进一步提升品质、加强对客户的支持,NEC电子决定与Cadence进行合作。 该合作使得NEC电子能够显著缩短其设计周期并提高生产效率。 Cadence向NEC电子提供了一种可靠的多模多角分析,它利用Encounter数字实现系统提供一致的结果,从而实现了一个更多产的环境、更缩的设计周期。Cadence® Encounter®数字实现系统是一个可配置的数字实现平台,在整个设计流程中完全支持并行处理,提供了强大的可调整性。该系统还带来了一个全新的超高效的核心存储器架构,为单CPU操作提供更高性能、更高容量的设计闭合。

    时间:2009-04-02 关键词: cadence 8482 system v850

  • 利用Cadence PCB SI分析特性阻抗变化因素

    利用Cadence PCB SI分析特性阻抗变化因素

    1、概要  在进行PCB SI的设计时,理解特性阻抗是非常重要的。这次,我们对特性阻抗进行基础说明之外,还说明Allegro的阻抗计算原理以及各参数和阻抗的关系。2、什么是特性阻抗?2.1 传送线路的电路特性  在高频率(MHz)信号中,把传送回路作为电路。                   2.1.1 电阻R  电阻R是指普通的导线带有的欧姆电阻。R = ρ・L / S [Ω]  (S:横截面面积[m2],L:导体长[m],ρ:金属(铜)的电阻率[Ω*m])。在高频频域范围内的话,根据表面效果和集合效果的影响,集中在导体表面电流流动,会使上面公式中的阻值变得更大。2.1.2 电容C  电容C是指积蓄在导体间电荷的量。C = ε(S / d)[F] (ε:介电常数,S:导体的横截面积,d:导体间的距离)2.1.3 电感L  电流流动的导线必定有磁通量发生,根据这个产生的自感。L=0.002S[2.3lg(2s/w+t)+0.5][μH] S:导线长度(cm) ,W:导线宽度(cm), t:导线厚度(cm)2.1.4 电导G  物体传导电流的本领叫做电导。对导体间的介电特性的反抗成分,表示容易电流的程度。G = 1 / R2.2 阻抗和特性阻抗的不同?  阻抗  表示电路部分对交变电信号流通产生的阻力,是传输线上输入电压对输入电流的比率值Z = V(x)/ I(x)  特性阻抗  特征阻抗是指信号沿传输线传播时,信号看到的瞬间阻抗的值。简单地讲,无限长传输线上各处的电压与电流的比值定义为传输线的特性阻抗。Z0 = √( (R + jωL) / (G + jωC) ) ≒ √(L / C)(R<<ωL,G<<ωC)3、Allegro的特性阻抗计算原理3.1 在Layout Cross Section中阻抗计算  PCB SI菜单的Setup >Cross-section  <单线的特性阻抗计算方法>                                      1.设定层结构和材料物质。  2.Width栏输入线宽的话,在Impedance栏会计算出特性阻抗。(Impedance输入目标阻抗的话,则会计算线宽。)  <差分阻抗>                                            1.勾选Differential Mode  2.设定层结构和材料物质。  3.Coupling Type设定结合类型。(NONE: 不耦合,EDGE:同层耦合,BROADSIDE:邻接层耦合)  4.因为设定线宽的话,确定差分阻抗或者spacing任何一个,选择Spacing单击OK按钮,差分阻抗被计算。                                (如果想指定差分阻抗的,设定DiffZ0,调节线宽和spacing。)  ― 参考1 ―  层结构计算过阻抗之后,可以通过PCB Editor菜单的File >Export >Techfile技术文件进行保存,再利用。根据这个,可以通过程序库管理本公司阻抗设计的经验技术。3.2 在Electrical Constraints中计算阻抗  PCB Editor菜单的Setup >Constraint单击Electrical constraint sets按钮,选择DiffPair Valuetab,并且单击Calculator按钮。                                            能用上述方法计算差动阻抗时,层结构Layout Cross Section是已经设定,不能修改的。3.3 在View Trace Model Parameters中计算阻抗  SigXplorer菜单的Edit >Add Part,Model Type Filter选择Interconnect,选择想使用的传送线路模型,界面配置。                            1.以SigXplorer画面的参数界面,设定层构成和材料属性,线宽和线距。  2.以SigXplorer画面的参数界面,在对象模型的地方进行单击右键,选择View Trace Parameters。  3.在View Trace Model Parameters界面内,Field Solution Results内Field solver cutoff frequency设定10GHz,Matrix设定Impedance,特性阻抗以矩阵形式被表示。(如果想使之表示差分阻抗的情况, Matrix设定Diff Impedance。)                      ― 参考2 ―   如果在范围内设定了分步或复数的价值,View Trace Model Parameters的Parameter Values会以列表的方式列出所有的数据。  ― 参考3 ―  Field Solution Results栏,能表示以下的结果。· Capacitance · Die. Conductance · Inductance · Linear Resistance · Modal Velocity · Admittance · Impedance · Diff Impedance · Near-End Coupling · Modal Delay  在Capacitance/ Die. Conductance/ Inductance/ Linear Resistance中,能够设定频率。4、各参数和特性阻抗Z0的关系  本项,使用「在3.3 View Trace Model Parameters的阻抗计算」介绍的功能,确认各参数和特性阻抗Z0的关系。4.1 计算单线的特性阻抗Z0  Z0和各参数的关系如下图,研究只变化一个参数的时候,特性阻抗Z0的变化。                                    4.1.1 用图表表示在线宽W和让特性阻抗Z0的关系  线宽W在0.13~0.23mm范围内,以0.01mm间隔变化了11点的时候,特性阻抗Z0的变化。                                     从这个图表可以看出,线宽W变大,特性阻抗变小。线宽W变大的话,导体与参考面之间的电容C和导体的电感L也变大,不过,对特性阻抗Z0的影响是因为电容C变大。默认的电容C和电感L的价值。「电容C =110.2pF, 电感L=286nH」4.1.2 用图表表示介电质的厚度D1和特性阻抗Z0的关系  介电质厚度D1在0.05~0.15mm范围内,以0.01mm间隔使之变化了11点的时候,特性阻抗Z0的变化。                                      从这个图表可以看出,介电质厚度D1变大,特性阻抗Z0变大。因为参考面与导体的距离变大,导体和参考面间的电容C变小。4.1.3 用图表表示让导线的厚度T和跟特性阻抗Z0的关系  导线的厚度T在0.03~0.04mm范围内,以0.001mm间隔变化了11点的时候,特性阻抗Z0的变化。                                       从这个图表可以看出,导线的厚度T变大,特性阻抗Z0一点点变小。导线的厚度T变大的话,与导体间的电容C和导体的电感L也变大,不过,对特性阻抗Z0的影响因为是电容C变大。4.1.4 用图表表示跟介电常数ε1和特性阻抗Z0的关系  介电常数ε1在3.5~4.5范围内,以0.1间隔变化了11点的时候,特性阻抗Z0的变化。                                      从这个图表可以看出,介电常数ε1变大,特性阻抗Z0变小。因为介电常数ε1变大,导体和参考面间的电容C变大。4.1.5 用图表表示介电常数ε2和特性阻抗Z0的关系  介电常数ε2在1~5范围内,以0.5间隔变化了11点的时候,特性阻抗Z0的变化。                                      从这个图表可以看出,介电常数ε2变大,特性阻抗Z0变小。因为介电常数ε2变大,导体和参考面间的电容C变大。4.2 差分阻抗和各参数的关系  下图作为标准的层构成的时候,计算只做一个参数变化的时候,差分阻抗的变化。                                             4.2.1 线间距S和差动阻抗Zdiff的关系  线间距S在0.12~0.22mm范围内,以0.01mm间隔变化了11点的时候,差分阻抗Zdiff的变化。                                       从这个图表可以,线间距S变大,差分阻抗Zdiff变大。因为线间距S变大,差分线路间的电容C变小。4.2.2、导线的厚度T和跟差分阻抗Zdiff的关系  导线的厚度T在0.03~0.04mm范围内,以0.001mm间隔变化了11点的时候,差分阻抗Zdiff的变化。                                     从这个图表可以看出,导线的厚度T变大,差分阻抗Zdiff变小。导线的厚度T变大,导体与参考面间和差分线路间的电容C及导体的电感L也变大,对差分阻抗Zdiff的影响是因为是导体和参考面间和差分线路间的电容C变大。同时,与单线比的话,差分线路间产生的电容,也使差分阻抗Zdiff也变大。4.2.3 介电常数ε2和差分阻抗Zdiff的关系  介电常数ε2在1~5范围内,以0.5间隔使之变化了11点的时候,差分阻抗Zdiff的变化。                                            从这个图表可以看出,介电常数ε2变大,差分阻抗Zdiff变小。因为介电常数ε2变大,导体与参考面间和差分线路间的电容C变大。同时,与单线比的话,差分线路间上产生的电容,也使差分阻抗Zdiff变大。

    时间:2009-03-13 关键词: cadence 分析 变化 PCB

  • 芯片封装设计软件SPB 16.2版本(Cadence)

    Cadence设计系统公司近日发布了SPB 16.2版本,全力解决电流与新出现的芯片封装设计问题。这次的最新版本提供了高级IC封装/系统级封装(SiP)小型化、设计周期缩减和DFM驱动设计,以及一个全新的电源完整性建模解决方案。这些新功能可以提高从事单芯片和多芯片封装/SiP的数字、模拟、RF和混合信号IC封装设计师的效率。 设计团队将会看到,新规则和约束导向型自动化能力的推出,解决了高密度互连(HDI)衬底制造的设计方法学问题,而这对于小型化和提高功能密度来说是一个重要的促进因素,因而得以使总体的封装尺寸大大缩小。通过促成团队型设计,多个设计师可以同时进行同一个设计,从而可以缩短设计周期,让总设计时间大大缩短,实现了快速上市。 当今业界围绕低功耗设计,尤其是在无线设备以及使用电池的设备中,高效的供电网络(PDN)对于满足功耗管理目标是至关重要的。新的电源完整性技术让设计师能够高效率地解决供电设计问题,实现用电的充分性、高效性和稳定性。 此外,通过与制造设备厂商Kulicke & Soffa达成协议,Cadence使用 Kulicke & Soffa认证的键合线IP配置库,实现了DFM导向型键合线设计,提高了产出率并减少了制造延迟。 SPB 16.2版本将于2008年第四季度上市。

    时间:2008-08-21 关键词: cadence 芯片封装 16.2 spb

  • Cadence宣布放弃16亿美元收购Mentor计划

    Cadence日前宣布撤回16亿美元收购Mentor Graphics的计划。Cadence称,Mentor未能和Cadence合作,迫使Cadence放弃了收购计划。然而,Mentor称该说法与Cadence近期发布的声明以及双方的沟通不一致。 6月,Cadence就曾向Mentor董事会提出以16美元每股的价格现金收购Mentor,但Mentor予以拒绝。 Cadence发布声明,称Mentor仍拒绝收购提议。“这对Mentor Graphics的股东来说很遗憾,尽管这一计划能产生良好的效应,为双方创造价值,但Mentor董事会和管理层不是很愿意。”Cadence在声明中说道。

    时间:2008-08-19 关键词: cadence 收购 mentor

  • Cadence收购Clear Shape 扩充DFM开发实力

    Cadence Design Systems Inc.日前收购了可制造性设计(DFM)技术公司Clear Shape Technologies Inc.。此举扩充了Cadence在DFM上的开发力度。据Cadence称,传统的DFM光刻分析产品运行起来需要几天甚至几周的时间。 Clear Shape致力于开发一个验证平台,使设计者可以控制并优化系统制造过程中发生的参量变化和致命的影响。Clear Shape的产品主要面向使用90纳米节点以下的设计者,帮助他们完成单元、定制模拟电路、IP和库的设计。 据悉,Clear Shape是由Intel Capital和KLA-Tencor Corp.的投资子公司KT Ventures共同投资的。此次收购已经在8月15日完成,协议的条款未被公布。

    时间:2007-08-22 关键词: cadence dfm clear shape

  • Cadence收购Invarium巩固DFM核心技术

    Cadence近日宣布已收购总部位于圣荷塞的Invarium公司——一家开发先进的光学模型和图形综合技术的企业。Invarium的图形综合性能使针对45纳米及以下工艺技术的设计具有出色的图形分辨率和更快的成品率增长。这次收购针对功能性和参数化成品率提升创建了业界领先的DFM解决方案,可实现先进工艺尺寸设计制造性效应的预防、侦测、纠正及优化。 “Invarium从版图到光照的解决方案正在被先进工艺节点的定制和存储设计制造商使用,他们要求最高水平的精确性和最广的工艺跨度。”Invarium公司总裁兼首席执行官Roy Prasad表示,“Invarium的制造技术增强了Cadence设计方面DFM的领先地位,使我们可以为全球客户提供全面的DFM解决方案,从设计实现到芯片签收和制造。” Invarium特长的专业技能领域是图形综合技术的开发,能够以业界领先的速度实现出色的光掩膜设计和工艺优化,包含从掩膜制作、到光刻和蚀刻的整个制造工艺流程。 “在45纳米及以下,半导体行业正面临新的一系列图形方面的挑战,包括双重图形、可印刷性和特色功能的缩放比例,以及错误所留余地变得极其微小等。”Cadence产品与技术部门执行副总裁Jim Miller表示,“收购Invarium将增强Cadence正面解决这些挑战的能力。” 对Invarium的收购于7月10日完成。协议的具体条款尚未公布。

    时间:2007-07-17 关键词: cadence 收购 dfm invarium

  • Cadence 推出射频设计方案

       Cadence Design Systems, Inc.和中芯国际,今天共同宣布将 Cadence 公司的射频设计方案 (Radio Frequency Design Methodology Kit) 推向中国射频电路设计市场,中芯国际将发展支持 Cadence 射频方案的工艺设计套件 (process-design kit) 并于2006年底前完成测试芯片。      客户将可于2006年底得到0.18微米的 CMOS 射频工艺设计套件 (process-design kit)。Cadence 和中芯国际将共同合作推出射频电路的培训课程,并向中国射频设计者们提供射频工艺设计套件 (process-design kit) 的适用性咨询。      随着此项合作,国内的无线芯片设计人员将可得到必要的工具,以达到确保符合设计意图的集成电路表现,可缩短并准确的预测设计周期。此外,两家公司将为客户提供适用性培训课程。      “无线工艺中有很多特殊技术。一个带有建议方案和工具的设计套件将使我们的客户受益。我们与 Cadence 在射频设计上的合作将帮助我们的国内客户设计与推出高质量的射频器件”,中芯国际设计服务部的副总 Paul Ouyang 说。“全定制的 Cadence 射频电路设计技术与射频设计方案与中芯国际 CMOS 射频制程工艺设计套件将是高质量和高生产力的组合,并帮助我们客户的设计得以成功。我们希望与 Cadence 保持密切合作,未来可为我们的客户提供0.13微米和90纳米 CMOS 射频制程的射频电路的解决方案。”      射频设计方案 (Radio Frequency Design Methodology Kit) 包括一个802.11 b/g WLAN 无线收发器参考设计,一整套子芯片级,芯片级和系统级的测试机台,仿真设置,测试计划及射频设计与分析方案的适应性训练。设计方案着重于组织管理严密的射频电路设计和整片确认,以及从事建模,电路仿真,设计,寄生参数提取,再度仿真,与电感综合。同时着重于为集成电路环境的设计人员在系统,系统水平建模与测试机台的衡量的集成电路检测中提供帮助。“我们很高兴与中芯国际在帮助中国射频设计市场客户来改进其射频器件的质量与生产力上的合作。” Cadence 的资深产业联盟副总 Jan Willis 如是说,“我们希望在2007年能给中国客户在培训课程和射频适应性训练中提供服务”。 

    时间:2006-11-13 关键词: cadence 方案 射频设计

  • Cadence 推出Logic Design Team Solution

        Cadence设计系统公司今日发布了Cadence® Logic Design Team Solution,它允许采用并发式RTL设计,从而实现进度的可预测性。这种独特的解决方案为逻辑设计团队配备了他们所需要的元素——从验证到功耗再到测试和物理——加上从计划到闭合的管理以及采用综合的、全局的方法进行逻辑签收。它代表了Cadence的包含了多级产品的市场细分及”锦囊” 整体战略所提供的又一个解决方案,如今,它为特定的工程师团队度身定制。     逻辑设计团队需要在满足不断发展的设计目标的同时,在日益缩小的工艺尺寸上不断设计出更尖端的产品,例如修正可复用功能、功率效率、功能性品质、充分的易测性以及物理可行性。随着设计复杂性的提高,这些目标的互相依赖性也提高了,限制了当前人工的、连续的以及高度重复的处理方式的可预测性。其结果是不断提高的“进度可预测性危机”,即为了改进某个目标而做出的变动往往会降低其它目标日益增加的项目风险和进度收敛挑战。     “快速上市的压力加上日益增长的设计复杂性,带来了很多挑战。”Qlogic集团高级副总裁Jerry Alston说,“将逻辑设计团队采用的可靠的前端验证和实现技术与系统仿真完美结合,让我们能够不断跟上复杂的变化。 我们的项目团队能非常好地利用这种前端和系统方法的结合, 降低了总产品风险,并提升了从系统架构计划到逻辑设计和验证到系统级闭合的执行效率。    “Cadence Logic Design Team Solution集成了来自Cadence Incisive® 功能验证和Encounter® 数字IC设计平台的技术。它将设计、初期验证和前端实现任务结合到一套以目标为导向的子流程中,并使这些设计过程达到并发管理自动化。该解决方案采用了并发的“Design with”方法——在初期就考虑到互相依赖和重复的流程因素——而不是采用一系列的高度重复的设计方式。该架构包括四个主要元素,以及一个全面的“从计划到闭合”管理和逻辑签收解决方案,同时使用了System Verilog等业界标准规格。Logic Design Team Solution包括: •    Design with Verification—— 早期设计验证包括基于断言的形式分析、模拟和加速,以及验证管理。 •    Design with Power——在整个前端流程中整合低功耗设计和验证管理。 •    Design with Physical——使用逻辑设计环境内部实现的物理引擎进行精确的时序预估,从而减少逻辑物理迭代 •    Design with Test——将测试与逻辑设计环境结合,以最小的重复性开发及调试高质量测试基础架构。 •    Design Logical Signoff——全面实施可交付的检查和分析,以高度的可预测性和可靠性验证前端闭合。 •    Design Management——通过独有的验证计划自动化和指标为导向的管理解决方案,保证所有功能、性能和进度目标的同时,检查不断变化的设计进度,从而为从计划到闭合的整个过程带来前所未有的可预测性。     “在Kawasaki微电子,我们依靠Encounter测试技术进行深亚微米器件的设计和制造,这些器件是我们所在的低功耗消费产品和高性能信息技术市场不可或缺的。”Kawasaki微电子公司CAD开发部主管Yoshito Muraishi说,“Cadence Logic Design Team Solution的成效极其设计和测试方面都让我们非常满意。它在可测试性和综合、验证、时序分析之间的高度集成和配合将会进一步加快我们的产品上市时间,减少设计反复性,提高上市产品的质量,并提高成品率。”     “进度可预测性危机是确实存在的,”Cadence高级副总裁兼首席技术官Ted Vucurevich说,“我们一直在大力拓展前端技术和方法学创新,建立以用户为中心的贯穿从设计到验证过程的集成流程和解决方案。Cadence Logic Design Team Solution带来了一套实际的和全面的方法,利用一个自动的并发设计过程实现了可预测性,取代了过去单一串行的、不连续的和人工的解决方法。

    时间:2006-10-27 关键词: cadence logic design solution

  • Cadence 扩展测试及成品率诊断技术

    Cadence设计系统有限公司今天宣布,凭借其最新的数据压缩以及成品率诊断性能,该公司正不断扩展在测试和成品率诊断领域的技术先导地位。新版Cadence® Encounter® Test通过为非专有的片上异或(XOR)测试数据压缩结构提供更广泛的支持,解决在制造高品质硅芯片过程中的费用上涨问题。此新型数据压缩性能增强了自动化测试矢量生成(ATPG)和诊断产品之间的多厂商互操作性,并支持使用一站式诊断流程。  “较高的测试覆盖率以及对众多测试数据压缩体系的有力支持相对于测试成本以及生产成本而言是我们实现高品质目标的关键因素。” Freescale半导体公司DFM/DFT 方法部的经理Raj Raina说, “而令人高兴的是我们在Encounter Test中加入了最新的XOR压缩体系。该体系对原有设计的影响极小,超越了我们的压缩要求,达到了测试覆盖率的要求,并且支持一站式的诊断方法。”  这种新型测试功能在输入端采用了基于XOR发散网络扇出的解压缩技术,而在输出端则使用带有可选的不定态屏蔽功能的XOR树状压缩技术。对于被Cadence Encounter Test用户广泛使用的高效OPMISR+(产品内的多输入签字寄存器)体系来说,这种技术无疑能够使之更为强大。任何一种压缩体系都可以很方便地嵌入到Encounter Test Architect.中去,该产品曾获得2005年Test & Measurement World 杂志评选出来的最佳测试奖。  此外,在导致成品率损耗的设计中,Encounter Test Diagnostics性能实现了由逻辑域到物理结构定位的扩展。而这些结构则通过一个新型、直观、易于使用以及全功能的物理浏览器显示出来。此浏览器能够在诊断标注和网点之间迅速建立关联,包括它的金属层次,以及周围的过孔和接触孔,从而加速了物理故障分析(PFA)。  “此新版本继承了Encounter Test创新以及集成化的优良传统,为我们的客户提供了更高价值。”Cadence研发部门的副总裁Sanjiv Taneja说,“引入了有关数据压缩和成品率诊断的创新技术,这种新版产品在加速成品率提升和降低测试成本方面将令客户受益匪浅。  Cadence® Encounter® Test是Cadence Encounter数字IC设计平台的一项关键技术,帮助行业实现了从逻辑设计到硅芯片的最先进的测试解决方案。这项新技术现已全面上市。 

    时间:2006-07-20 关键词: cadence 测试 诊断技术

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