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  • Cadence并购Forte Design Systems强化高阶综合产品阵容

     重点: • 高阶综合(High-Level Synthesis, HLS)技术已经由早期试用成为今天业界领先的系统和半导体公司的主流应用 • Forte Design Systems提供具有竞争力的,经产品验证过的高阶综合技术解决方案与高质量的算法IP • Cadence C-to-Silicon Compiler通过内嵌的RTL综合与增量ECO支持,为控制和数据两种类型的设计提供高效的综合结果 21ic讯 Cadence设计系统公司宣布,已经达成了一项最终协议,收购以SystemC为基础的高阶综合(HLS)与算法IP供应商Forte Design Systems。 由于与日俱增的IP复杂性以及针对衍生架构而快速重新定向IP需求的带动,设计团队正从手工编码的RTL设计转移到以SystemC为基础的设计与验证,高阶综合市场早已跨越早期试用而进入主流应用阶段。Forte Design Systems的综合与IP产品加入Cadence C-to-Silicon Compiler阵容,将使Cadence能够为设计与多语言验证提供更进一步的SystemC标准流程。 Cadence系统与验证部门兼全球销售资深副总裁黄小立(Charlie Huang)表示:“高阶综合市场的增长在不断加速,HLS工具现在能够满足更广泛的应用空间与产品需求,综合结果可以媲美甚至超越手工RTL编码,使得这项技术在全球正得到普及,先进的大公司正将其用于产品量产化。我们期待与欢迎Forte公司的技术与管理团队加入Cadence,一起来推广这项商机。” Forte Design Systems提供以数据路径为核心设计的高品质综合结果(QoR)、业界领先的算法IP以及高价值的SystemC级设计IP与IP开发工具。Forte的Cynthesizer HLS产品具有非常强的存储器调度能力,尤其适用于高度并行或多流水线设计(pipelined design)。这些优点可以与Cadence C-to-Silicon Compiler所具备的事务级建模,内嵌的RTL综合以及增量ECO支持形成互补,以获得更好的高阶综合QoR。 Forte CEO Sean Dart表示:“Cadence与Forte在高阶综合上具有相互兼容的方法,也拥有着设计从RTL级向系统级演进的共同愿景。通过本次并购整合,我们可以一起通过促进系统级设计流程的标准化来授惠于客户,让双方客户能享受到更强的产品功能,并且对高阶综合一直到silicon的所有步骤进行完善的整合。” 这项并购预计在30天内结束。有鉴于合并财务的影响,这项交易可能对Cadence 2014年、2015年和以后的营运成果稍有助益。并购内容不对外公开。

    时间:2014-02-10 关键词: cadence systemc hls

  • EDA观察:软硬融合对厂商意义何在?

    对于软硬件融合这个题目,可能我们更能直观感受到的是来自消费电子领域的这种趋势和变革。在半导体领域,负责软件的EDA厂商和负责硬件的器件厂商间仍有着泾渭分明的界线,但我们也看到,在软件和硬件厂商各自的阵营当中,也在呈现这样一种软硬件融合的趋势,或者说,对于软件厂商而言,硬件加速平台显得越来越重要了,而对于硬件厂商,其开发软件和配套平台可能成为硬件之外最重要的发展制约,同时也有越来越多的硬件厂商正借其对辅助设计软件的投入来引导工程师的设计习惯,培养自己的潜在客户。 这几年,我们注意到一些模拟/电源厂商不断加强自己的在线设计工具,以期帮助一些初学者和工程师熟悉产品设计流程并轻松进行在线仿真。同时各大半导体厂商也在不断强化和EDA厂商的紧密合作,将其融入自己的生态系统系统建设,这也是一种软硬件融合的趋势。此外,作为分销商这个特殊的阵营也在不断强化自己在工具方面的实力。 为此,这个专题将围绕软硬件融合这个话题,邀请来自硬件厂商、EDA厂商和分销商的代表来一起讨论,希望能解答我们的一些问题: 1. 厂商是否认同软硬件融合的趋势 对于这一点,厂商们的回答是肯定的,因此硬件厂商们在不断加强软件工具的投入,而EDA厂商们则越来越多的关注和推广其硬件平台的产品,分销商则在销售硬件的同时提供更多的软经工具的服务。 其中硬件厂商的代表美信公司高级首席技术专家Mark Fortunato认为,“用户对电源和模拟工具的期望,与其对微处理器相关工具的增长需求相一致。今天,这些工具均已包含在生产厂商提供的集成开发环境(IDE)中,缺乏令人满意的IDE的处理器是很难被人们采纳的。” Altera软件市场高级经理Albert Chang表示,“现在比以往任何时候,客户在选择工艺时越来越多地将我们的软件性能和功能纳入考量。” EDA厂商Cadence公司硬件系统验证部门产品营销总监Michael Young提到,“Cadence投入大量精力满足硬件辅助验证用户的需求,这本身就足以说明问题。” 分销商的代表欧时电子(RS Components)全球技术营销总监Mark Cundle 这样说,“我们发现工程设计人员逐渐认识到RS所提供的工具价值,同时我们也发现这是为他们提供支持和帮助的很好的方式。所以,我们逐年增加在软件研发方面的投人,从 DesignSpark PCB开始,随后 Designspark Mechanical的研发投入也将逐年提升。” 2.软硬件融合对于厂商的意义 e络盟亚太区董事奥玛 • 平加利就认为,软硬件的融合对分销商意味着需求创造,因为软件工具能够极大地促进硬件销售。 欧时电子的Mark也表示,“这要看分销商所处的领域。对于大批量分销商而言,其价值链的核心价值在于供应链管理以及帮助大规模生产客户平衡元件数量与库存成本之间的关系。对于重服务小批量的经销模式,如RS而言,我们认为时间对工程设计人员而言是宝贵的,只要能够方便他们进行产品采购,并且提升工作效率,特别是减少低附加值或常规工作的数量,比如查看数据表或模型图、创建3D模型、整理思路等等,他们就会采用RS的产品和服务,因为RS已经将我们自身嵌入到他们的设计环节之中了。” Cadence公司的Michael认为,对于许多热衷于缩短产品上市时间并提高产品质量的公司而言,类似于 Palladium 这样的硬件辅助验证产品已经成为必备的验证工具。为了实现客户要求的目标,EDA 公司必须提高生产能力,同时又不能明显影响客户的设计和验证环境。因此,理想的解决方案必须提供最大限度的补充。自动化和集成验证流程是满足市场需求与验证生产能力的基本要素。 基本上软硬件融合的趋势对EDA厂商和硬件厂商而言都是一种挑战,即在坚持自己的传统技术领先性的同时要兼顾更多的方面,但也是他们必须面对的现实,因为电子系统的发展和市场竞争让厂商们别无选择。但聪明人总能从挑战中看到机会,因为虽然是技术型领域,但赚钱之道归根结底还是离不开资本运作,软硬件融合催生产业格局的变化为部分领导者创造更大的市场也未可知。 3.这种软硬件融合将对硬件厂商和EDA厂商之间的关系产生怎样的影响 ADI公司亚洲技术支持中心经理聂海霞提到,很多半导体公司都自行开发或是与其他公司合作开发设计工具,从而使工程师能够了解并使用他们的产品。然而,工程师的工具箱中包含多种EDA与CAD工具。因此,半导体公司会确保自己的产品与解决方案能够获得工程师工具箱中EDA工具的支持。ADI为其众多产品和解决方案提供包括SPICE、IBIS、行为模型、软件驱动和软件开发套件在内的技术支持。 Cadence公司硬件系统验证部门产品营销总监Michael Young认为,在Cadence看来,EDA厂商和硬件厂商的合作远多于竞争的成分,未来也是如此。 RS Components全球技术营销总监Mark Cundle则认为,公司之间的关系一直都是既有合作又有竞争。“目前看来,竞争的意味更浓一些,因为EDA厂商认为我们在分薄他们的利润”。 但同时Mark也表示,“我们认为,EDA供应商将逐渐认识到,与高端服务提供商——比如提供超过550,000款产品的RS进行合作,实际上大有可为。RS将产品应用、链接至软件,以方便客户进行元件选购,帮助他们在同类厂商竞争中取胜。对EDA供应商而言,这些竞争者的威胁远大于RS对他们造成的威胁,因此我们与EDA供应商的关系将会趋向更加紧密的协作。” 印证了编者的观点,虽然存在明显的软硬件融合的趋势,但目前在EDA厂商和硬件厂商间仍存在明显界线,他们的关系也是优势互补的合作多于竞争,我们也不能排除随着半导体产业整合的不断加深,迫使一些厂商为增加和巩固自己的整体竞争力而将整合进一步推进到全产业链的融合,总之,在电子产业飞速发展的今天,没有什么不可能。

    时间:2013-12-18 关键词: cadence ide eda厂商

  • 智原科技采用Cadence数字实现与验证解决方案

    Cadence设计系统公司近日宣布,位于台湾新竹的智原科技 (Faraday Technology Corp.) 通过采用Cadence®完整的工具流程,已成功完成该公司最大型的SoC (系统单芯片) 项目开发,该项目是用于4G基站的3亿门芯片设计。通过在其分层式 (hierarchical) 设计流程中部署Cadence Encounter® 数字设计工具,智原科技的设计团队在短短的七个月内,就完成了这个复杂SoC从输入数据到流片的工作。 通过采用Encounter®数字实现 (EDI) 系统,智原科技成功使这颗SoC设计每次执行原型设计的时间从两周缩短到三至五天,包括GigaOpt多线程优化与先进分析、适合Encounter Conformal® Equivalence Checker (EC) 的分层式EC比较方法、用于RC提取和时序分析的整合式签收工具。 此外,智原科技还采用了Cadence的其它产品,包括Incisive® Enterprise Simulator、验证IP、Encounter Power System、Allegro Package Designer,以及Allegro® SigrityTM 信号和电源完整性解决方案。 智原科技研发副总裁洪正信表示:“这颗SoC是我们首次进行的最大规模设计项目,也是我们在台湾开展最复杂的一个项目,因此我们汇集了最佳的工具组合,以确保在性能、质量和上市时间方面都能获得成功。Cadence丰富的数字实现和验证产品,再加上其高度的支持与配合,帮助我们达成了所有的设计目标。” Cadence公司EDA产品战略官徐季平博士表示:“对智原科技来说,为了管理这类庞大SoC设计的复杂度,需要采用紧密整合的解决方案,以帮助设计人员快速地将创新设计落实为真正的产品。通过采用Encounter数字实现系统和验证方案,智原科技大幅提升了SoC的开发速度。”

    时间:2013-11-19 关键词: cadence 数字 科技 解决方案 实现 采用 验证

  • 智原科技采用Cadence数字实现与验证解决方案

    全球电子设计创新领先企业Cadence设计系统公司布,位于台湾新竹的智原科技 (Faraday Technology Corp.) 通过采用Cadence?完整的工具流程,已成功完成该公司最大型的SoC (系统单芯片) 项目开发,该项目是用于4G基站的3亿门芯片设计。通过在其分层式 (hierarchical) 设计流程中部署Cadence Encounter? 数字设计工具,智原科技的设计团队在短短的七个月内,就完成了这个复杂SoC从输入数据到流片的工作。通过采用Encounter?数字实现 (EDI) 系统,智原科技成功使这颗SoC设计每次执行原型设计的时间从两周缩短到三至五天,包括GigaOpt多线程优化与先进分析、适合Encounter Conformal? Equivalence Checker (EC) 的分层式EC比较方法、用于RC提取和时序分析的整合式签收工具。此外,智原科技还采用了Cadence的其它产品,包括Incisive? Enterprise Simulator、验证IP、Encounter Power System、Allegro Package Designer,以及Allegro? SigrityTM 信号和电源完整性解决方案。智原科技研发副总裁洪正信表示:“这颗SoC是我们首次进行的最大规模设计项目,也是我们在台湾开展最复杂的一个项目,因此我们汇集了最佳的工具组合,以确保在性能、质量和上市时间方面都能获得成功。Cadence丰富的数字实现和验证产品,再加上其高度的支持与配合,帮助我们达成了所有的设计目标。”Cadence公司EDA产品战略官徐季平博士表示:“对智原科技来说,为了管理这类庞大SoC设计的复杂度,需要采用紧密整合的解决方案,以帮助设计人员快速地将创新设计落实为真正的产品。通过采用Encounter数字实现系统和验证方案,智原科技大幅提升了SoC的开发速度。”

    时间:2013-11-19 关键词: cadence 解决方案 采用 验证

  • Cadence推出Voltus IC 电源完整性解决方案 提供性能卓越的功耗签收

    Cadence推出Voltus IC 电源完整性解决方案 提供性能卓越的功耗签收

    亮点: · 新的电源完整性分析引擎具有大规模的并行执行能力,可达10倍的更快性能 · 新层次化体系架构支持高达10亿实例的非常大的设计 · 在整个设计流程中与关键的Cadence工具紧密结合,包括业界最快速的时序签收解决方案Cadence Tempus(Cadence Tempus Timing Signoff Solution) · Voltus技术已经通过台积电对16纳米FinFET工艺的IR压降分析和精度以及电迁移规则方面的验证 为解决电子开发人员所面临的重要的功耗挑战,Cadence设计系统公司今天推出Voltus™ IC电源完整性解决方案(Voltus™ IC Power Integrity Solution),提供卓越性能的电源分析以满足下一代芯片设计的需要。Voltus™ IC电源完整性解决方案利用独特的新技术并结合Cadence® IC、Package、PCB和系统工具使设计团队在整个产品开发周期更好地管理芯片设计的电源问题,以取得更快的设计收敛。 飞思卡尔半导体(Freescale Semiconductor)首席技术官Ken Hansen表示:“我们在早期就与Cadence合作,以验证Voltus技术,对其在不影响精度的情况下显著提升的性能印象深刻。这种性能的提升对帮助我们实现产品上市时间目标起着无可估量的作用。” 紧随5月份推出Tempus™ 时序签收解决方案的步伐,Voltus解决方案的推出标志着Cadence今年旨在加快设计签收和收敛的第二项重大新产品面世。利用Voltus解决方案,Cadence客户可通过下述关键功能将电源签收收敛和分析阶段的时间缩短至最低: · 新的大规模分布式并行电源完整性分析引擎比其竞争产品性能提升高达10倍; · 层次化体系架构与并行执行可扩展到多个CPU内核和服务器,可实现高达10亿instances规模的设计分析; · SPICE-精度的解决方案提供最准确的电源签收结果; · Physically-aware的电源完整性优化,例如早期电源网格 分析、去耦合电容和电源门控分析可提高物理实现质量和加快设计收敛。 Voltus IC 电源完整性解决方案可作为独立产品提供这些功能,当它与下述其他Cadence工具结合在一起可提供更大的效益: · 与Tempus™ 时序签收解决方案一起使用,是业界第一个统一的用于更快的收敛时序和功率签收的解决方案; · 与Encounter® 数字实现系统(Encounter® Digital Implementation System)和Allegro® Sigrity™ Power Integrity结合,可为包括芯片、封装和PCB在内的设计提供独特与全面的电源完整性解决方案; · 与Virtuoso® Power System结合在一起,可分析模拟混合信号SoC设计中的定制/模拟IP; · 与Palladium® Dynamic Power Analysis功能一起使用,通过真实功耗激励进行精确的IC芯片电源完整性分析。 “由于电源问题在SoC中发挥着日益增长的作用,我们认识到现有的技术不能满足复杂设计的需要,” Cadence数字与签收部门资深副总裁Anirudh Devgan表示。“Voltus IC电源完整性解决方案为这些挑战提供了解决方案,我们所有的早期使用者都表示它们在性能和功能上取得了巨大成功,包括对业界最大芯片的按时流片。” Voltus技术通过了台积电16纳米 FinFET制程的设计规则手册第0.5版的认证。为了满足台积电EDA工具验证标准,Voltus解决方案可以让客户获得精确的静态和动态IR压降分析,满足16纳米FinFET的先进的电迁移设计规则对精度的要求。Cadence正与台积电合作完成设计规则手册第1.0版的认证。 可用性 Voltus IC电源完整性解决方案现在可供使用。Cadence将于11月21日在位于加州圣何塞的Cadence总部召开的Signoff Summit展示Voltus的功能。

    时间:2013-11-13 关键词: cadence 电源 电源完整性 电源新品

  • Cadence董事会主席:半导体行业变革 关注点将向下游转移

    在全球半导体行业处在挑战期,无论是设计和制造技术工艺,还是应用市场需求都面临巨大变革。Cadence公司作为全球主要的IC设计工具提供商以及新起的IP提供商,对未来产业技术走向,有着重要影响。为此,记者借Cadence在北京召开董事会之机,采访了其董事会主要成员。 系统的重要不断提升 如果回顾过去二三十年半导体行业的发展,以前的增长速度是非常强劲的,年增长率高达17%。现在增长率已经回落到个位数,从今年的情况来看,全球半导体行业的增长虽然没有预期中的那么快,但仍在增长,这说明了整个行业正在不断转型。 从技术演进上看,当芯片规模降到20纳米以下,就为很多设计带来一些挑战。我们发现半导体行业经历的这种低谷和挑战是每十年出现一次。以前对于整个半导体行业,随着行业的兴盛和发展,出货量增长的时候,成本每片会降低30%左右,现在进入20纳米以下时代,成本效益比发生了变化。设计的复杂性越来越多,下一代的节点,包括高级节点的设计技术,面临着越来越大的挑战。 在应用市场上也存在诸多挑战,整个“3C”对半导体行业的影响是最大的。“3C”分别是通讯、智能机行业和消费电子。这三个C都发生了一定变化,我们需要适应它们。另外,大数据、云计算以及应用层面的创新都对整个半导体行业产生了深远的影响。 由于整个产业链发生了很大的变化,以前Cadence专注关注设计芯片的工具,现在的关注点会更多地放在要实现系统级的验证与设计、系统级的封装技术以及系统级的互联,包括IC、封装以及芯片与系统、芯片与互联的关系。因为在未来的数据中心,这些都是占据成本三分之一以上的关键组成。此外,随着电子设计和硅容量越来越复杂,系统方法是非常重要的,我们还和台积电合作开发了3D-IC参考流程,这个流程具有真正创新的概念。 进一步融入中国市场 中国在全球电子领域的生产和设计能力都不断提升,全球70%的电子产品是在中国制造的,中国半导体行业发展也是日新月异,所以Cadence在25年前就参与到中国市场中。这一次,也是Cadence公司成立25年来,第一次将董事会移师中国召开,这说明了我们非常看好中国半导体产业的前景和发展,并希望能更多助益中国的半导体企业,共同成长。 我们来到中国不仅仅是销售产品,更看重中国技术和人才的成长,因此在中国设立了强大的研发部门。Cadence中国的研发部门开发的技术与美国已经不相上下。Cadence在上海和北京都有EDA工具的开发,中国研发团队甚至参与了16/14纳米EDA全球技术的开发。从这个角度来讲,我们为国内的技术、人才发展做出了一定的贡献。在人员配备方面,Cadence在中国有600名员工,其中400名以上是研发人员。他们都是非常优秀的技术人才。 中国的半导体芯片设计企业的研发和市场能力也正在追赶甚至超过一些美国传统大公司。Cadence目前在国内已经积累了超过百家本土客户,中国前十名的设计公司都是我们的客户。他们所设计的产品领域涵盖通信、消费类电子、模拟产品和现在热门的移动互联等。客户对我们的信任,源自Cadence完整的数字、模拟电路设计验证产品线、强劲的IP roadmap,和本土化丰富的研发团队的支持。 对未来的展望 如今的设计不再像以前,现在是系统导向、IP导向的设计。Cadence除了传统的EDA产品外,这几年更是出重金收购了几家优秀的IP公司,旨在给客户提供更多差异化的性价比高的IP产品。而中国的设计公司在面临国际化市场竞争的时候,应着眼于如何更精准的定义市场、更快速的推出芯片及系统产品抢占市场上下功夫。相信Cadence会一直成为中国企业的帮手,共同创造出中国的“高通”、中国的“苹果”这样的创新优秀企业。

    时间:2013-11-08 关键词: cadence 半导体 转移 行业 下游 变革 关注 董事会 主席 点将

  • Cadence宣布推出Interconnect Workbench 用于进行基于ARM片上系统的性能分析与验证

     亮点: · Cadence Interconnect Workbench优化整合了ARM® CoreLink™ 、CCI-400™、NIC-400™、NIC-301™及ADB-400™系统知识产权(IP)的片上系统的性能。 · 使设计团队能快速生成性能分析测试台,这些测试台之前用手工需要数周时间才能建立。 Cadence设计系统公司今天宣布推出Cadence® Interconnect Workbench。Interconnect Workbench是一种软件解决方案,在整个片上系统设计过程对互连进行周期精确的性能分析,能在关键流量状况下快速识别出设计问题,并帮助用户改进器件性能、加快产品上市。Interconnect Workbench搭配Cadence Interconnect Validator,组成了一套完整的功能验证与性能检验解决方案。 Interconnect Workbench可自动生成整合了Interconnect Validator及一整套AMBA验证IP的性能测试台,以前需要数周时间才能建立的测试环境,现在需要的时间和工作量可以大幅减少。为加强设计的性能,Interconnect Workbench允许用户在一个屏幕上并排比较可能的体系结构。 “确保片上互连能最优地工作,是对今天复杂片上系统的基本要求,系统设计师需要Interconnect Workbench所提供的周期精确的分析,来做出权衡并改进他们的设计。”ARM处理器事业部系统IP产品总监Andy Nightingale表示。 “Interconnect Workbench的推出,就是专门为了应对今天片上系统的复杂性,”Cadence负责系统与验证集团系统与验证解决方案的公司副总裁Ziv Binyamini表示。“除了优化他们基于ARM的移动、消费电子、网络和存储片上系统的性能外,用户还能够更快地将他们的产品推向市场。”

    时间:2013-11-07 关键词: cadence 系统 分析 性能 ARM 基于 验证 进行 宣布 推出

  • 威盛科技获授权使用Cadence Tensilica HiFi音频/语音DSP

    21ic讯 Cadence设计系统公司近日宣布台湾威盛科技(VIA Technologies)已选择Cadence® Tensilica® HiFi Audio/Voice DSP(高保真音频/语音数字信号处理器)用于机顶盒、平板电脑和移动设备的系统芯片(SOC)设计。 “我们需要的是非常低功耗的音频DSP(数字信号处理器),同时也要有丰富的编解码软件包支持,所以我们选择了Cadence Tensilica HiFi/Voice Audio DSP,”威盛科技工程副总栽Michael Shiuan表示。“这种低功率的DSP很适合我们先进的SOC架构和产品线。正是由于有了完整的稳定的编解码软件包的支持,我们的设计时间才会减至最低。” Cadence Tensilica HiFi音频/语音数字信号处理器是领先的可授权的音频DSP IP核,已有超过50个客户获得授权,包括排名前10位的许多半导体制造商和领先系统的原始设备制造商(OEM)。HiFi音频/语音数字DSP能够以很低的功耗非常有效地支持超过100多种音频和语音编解码软件包。

    时间:2013-10-24 关键词: cadence 授权 DSP tensilica 语音 音频 hifi 科技 使用

  • Cadence推出硅验证的全新高性能数据转换器IP产品系列

    亮点: · 该IP系列比市场上同类IP解决方案的转换速度快10倍 · 高性能IP核助力实现下一代应用,如WiGig (802.11ad) · IP产品系列多样化,可适应消费、移动、基础设施及行业市场的需求 21ic讯 Cadence设计系统公司今天宣布推出一套超快速、低功耗的模拟知识产权(IP)产品,设计用以实现下一代高速有线和无线通信应用。对于进行新出现的高速协议开发的设计师来说,这些新产品能独一无二地满足他们的需要。这些高速协议包括WiGig (802.11ad)(运行于60 GHz频段,数据吞吐率可高达7Gbps)、LTE及LTE Advanced等。 数据转换器产品家族易于集成、可验证性强,包括: · 7位3GSPS双模数转换器和数模转换器 · 11位1.5GSPS双模数转换器 · 12位2GSPS双数模转换器 数据转换器IP可以很容易对数据转换器IP核进行组合,形成一套完整的模拟前端(AFE)IP解决方案。Cadence IP系列可满足有线/无线通信、基础设施、图像处理、软件无线电等领域关键应用的需求。 “由于能够将Cadence 数据转换器 IP很容易地集成到先进的制程节点,避免了‘芯片外’工作,并让设计师能充分利用将数字和模拟内容同时纳入同一复杂的片上系统所带来的系统优势。”Cadence IP集团高级副总裁Martin Lund表示。“这可以转化为更长的电池使用时间、更少的发热、以及更低的系统整体成本。” “Cadence模拟高速IP产品系列将实现并推动WiGig (802.11ad)在移动设备上的使用率增长,打开面向新市场及‘物联网’ 的发展之门,”Semico Research Corp.高级市场分析师Richard Wawrzyniak表示,“WiGig的吞吐量和速度很大程度上取决于接口中使用的模数转换器和数模转换器的数据采样率。Cadence模拟IP提高了这些采样率,这样就打破了器件对非CMOS或较老制程节点的依赖,并能实现比原来高得多的性能。” 模数转换器IP核采用并行连续近似阵列(SAR)体系结构进行开发,产生极快且可缩放的采样率。通过独特的实现及内置的背景自动校准,达到高实际有效位(ENOB)值,从而产生更为精确的转换和一致的性能。Cadence IP具有的特性包括差分数据输入、基准及时钟脉冲发生器、内部偏移校正、及用以改进电源抗扰度的稳压器等。 数模转换器IP核采用电流转换架构,并包含一个数字多路复用器和FIFO,这样可以很容易集成到片上系统。数模转换器包括数字增益控制及所有必要的参考电路。 所有IP都包含多电平省电模式(以进一步节约能耗)、内置模拟测试总线(实现设计可测试性)、以及单端CMOS或差分电流模式逻辑(CML)时钟输入(以获得灵活的时钟接口)。 Cadence IP在需要时可为通信系统提供匹配的双通道,使实现变得简单并降低风险,并达到标准CMOS制程目标,使制造变得容易。 Cadence 28纳米Data Convertor IP系列今已上市。除数据转换器外,Cadence还提供包括接口、存储器、SerDes及其他模拟IP在内的一整套28纳米IP产品组合。

    时间:2013-10-17 关键词: cadence 数据 产品系列 转换器 ip 高性能 验证 全新 推出

  • 面向复杂芯片设计 Cadence推FastSPICE仿真器Spectre XPS

    Cadence设计系统公司近日宣布推出Spectre® XPS (eXtensive Partitioning Simulator)。它是一款高性能FastSPICE仿真器,可实现对大型、复杂芯片设计的更快速、更全面的仿真。这款全新仿真器提供了突破性的分区技术,与竞争产品相比速度可高出10倍,将仿真时间从数周缩短至几天。Spectre XPS具有特有的功能,使设计师可以精确测量时序,同时将电压降的影响包含在内,使其成为先进节点、低功耗移动设计的理想选择,因为这些设计中高性能、精确性及更大的版图后仿真验证容量都是必不可少的。 Spectre XPS基于领先的Cadence® Spectre仿真平台,这样可以很容易地重复利用模型、激励、分析和整套方法学,从而降低支持成本,缩短产品上市时间。统一的Spectre仿真平台囊括SPICE、高级SPICE、RF和FastSPICE技术,容易实现分析和流程间的转换;Spectre XPS集成到Virtuoso® Analog Design Environment中可进行混合信号设计,集成到Liberate MX内存特性参数提取工具中可进行SRAM内存特性参数提取。 Spectre XPS更快的吞吐率让设计团队可以对大型内存密集型设计、以及要求对寄生参数有更高可见度的低功耗架构进行更为细致和精确的仿真。除吞吐量方面的改进外,新款仿真器比竞争产品需要的系统内存少二分之一到三分之二,从而改进了计算资源的利用。 “Spectre XPS数量级的性能提升,让我们能够实现在交付时间内完成高质量产品的目标,”德州仪器公司嵌入式处理MCU背板部经理Suravi Bhowmik表示。“推出Spectre XPS让我们能够对复杂的低功耗设计提供精确的漏电与动态功耗分析结果。” “随着设计在复杂性和尺寸方面的不断增长,需要新的仿真技术来应付由电压降或供电门控设计所带来的时序影响的问题,”定制IC与PCB集团高级副总裁Tom Beckle表示。“Spectre XPS FastSPICE仿真器通过下一代算法来处理这些新的挑战。下一代算法提供的仿真精确性和性能,降低了开发尖端、差异化设计的风险。”

    时间:2013-10-16 关键词: cadence 仿真器 芯片 设计 复杂 spectre fastspice xps

  • Cadence推出支持DTS Neural Surround的IP核解决方案

    21ic讯 Cadence设计系统公司(NASDAQ:CDNS)今天宣布该公司成为第一家提供DTS? Neural Surround?支持的IP DSP供应商。结合Cadence Tensilica HiFi Audio/Voice DSP,DTS Neural Surround为汽车和音视频接收器带来家庭影院般的体验,大幅改善了MP3等压缩媒体类型的上混频音质。 “通过推出像DTS Neural Surround这样的用于下一代汽车音频处理器的、全新的、经过大幅优化的、创新的音频解决方案,并在测试方面大力投入以确保产品的坚固性和高品质,Cadence不断扩大其在Tensilica HiFi Audio/Voice DSP上的领先地位,”DTS产品和平台高级副总裁Geir Skaaden表示。“我们在HiFi架构上拥有长期经验,推出了从超低功耗到高性能应用的一系列产品。” “我们看到客户和OEM厂商越来越需要对DTS解码器和音频解决方案的支持,包括最新的DTS Neural Surround,从而在家庭和汽车娱乐中实现环绕声体验的增强,”Cadence主管IP集团的公司副总裁Jack Guedj表示。“近来众多体育和音乐转播包括滚石音乐会和2013超级碗杯都是采用DTS Neural Surround进行转播的,这样能确保观众获得最高品质的音效。” DTS Neural Surround技术采用了先进的方法将最多7.1声道输入音频编码为立体声,同时保留着来自分立式数字多声道音轨的环绕声队列。然后双声道音频可以采用立体声进行播放,或在带有Neural Surround功能的用户端产品上被转换回最高7.1声道,提供目前尽可能接近原始分立式多声道音频的听觉体验。 Cadence的 Tensilica HiFi Audio/Voice DSP是应用最广泛的可授权音频/语音DSP产品系列,支持100多个音频/语音软件包。有超过55家公司已获得HiFi DSP产品家族的授权,他们在智能手机、平板电脑、计算机、数字电视机、家庭娱乐系统及其他设备上共计售出超过2亿个HiFi DSP核。

    时间:2013-10-16 关键词: cadence ip dts 解决方案 支持 推出 surround neural

  • Cadence推出全新FastSPICE仿真器Spectre XPS 吞吐量比竞品快10倍

    21ic讯 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ股票代码:CDNS)今天宣布推出Spectre® XPS (eXtensive Partitioning Simulator)。它是一款高性能FastSPICE仿真器,可实现对大型、复杂芯片设计的更快速、更全面的仿真。这款全新仿真器提供了突破性的分区技术,与竞争产品相比速度可高出10倍,将仿真时间从数周缩短至几天。Spectre XPS具有特有的功能,使设计师可以精确测量时序,同时将电压降的影响包含在内,使其成为先进节点、低功耗移动设计的理想选择,因为这些设计中高性能、精确性及更大的版图后仿真验证容量都是必不可少的。 Spectre XPS基于领先的Cadence® Spectre仿真平台,这样可以很容易地重复利用模型、激励、分析和整套方法学,从而降低支持成本,缩短产品上市时间。统一的Spectre仿真平台囊括SPICE、高级SPICE、RF和FastSPICE技术,容易实现分析和流程间的转换;Spectre XPS集成到Virtuoso® Analog Design Environment中可进行混合信号设计,集成到Liberate MX内存特性参数提取工具中可进行SRAM内存特性参数提取。 Spectre XPS更快的吞吐率让设计团队可以对大型内存密集型设计、以及要求对寄生参数有更高可见度的低功耗架构进行更为细致和精确的仿真。除吞吐量方面的改进外,新款仿真器比竞争产品需要的系统内存少二分之一到三分之二,从而改进了计算资源的利用。 “Spectre XPS数量级的性能提升,让我们能够实现在交付时间内完成高质量产品的目标,”德州仪器公司嵌入式处理MCU背板部经理Suravi Bhowmik表示。“推出Spectre XPS让我们能够对复杂的低功耗设计提供精确的漏电与动态功耗分析结果。” “随着设计在复杂性和尺寸方面的不断增长,需要新的仿真技术来应付由电压降或供电门控设计所带来的时序影响的问题,”定制IC与PCB集团高级副总裁Tom Beckle表示。“Spectre XPS FastSPICE仿真器通过下一代算法来处理这些新的挑战。下一代算法提供的仿真精确性和性能,降低了开发尖端、差异化设计的风险。”

    时间:2013-10-14 关键词: cadence 仿真器 全新 推出 吞吐量 spectre fastspice xps

  • Cadence诠释最近策略及中国业务

    壮大IP业务Cadence最近一两年收购了多家IP公司, Cadence全球销售兼系统与验证部门资深副总裁黄小立解释说,该公司会关注能够达到差异化的产品,比如高速数据处理。虽然一般的数据处理在ARM核或者其他核上能实现,但是一些专用的数据处理,像数字信号、音频、视频等,还是需要专用的计算核。所以收购了Tensilica,其好处是具有可以延伸的核,用户可根据其应用加指令或者更改架构,改变加法乘法除法的指令。Cadence今年开始加强在手机和移动领域的投入,收购了一些公司。目前来说Cadence已有高速数据接口以及高速数字运算,以形成差异化。另外一个就是计算核在系统、验证和SoC实现上,与Cadence验证工具及验证IP一起使用会发挥出很好的效果。发展验证模块验证IP不包括CPU核,CPU核有其自己的验证模块。标准的验证模块比较容易做,有些模块是有公共标准的,比如USB、DDR、PCI等,用户可以去买不同的线,但接口是标准的,Cadence负责验证这些。虽然现在市场上也有很多这样的公司,但是“我们的销售时间长,货源全面广泛,覆盖面大。”黄小立说道。Cadence中国的发展情况Cadence在中国市场已经有二十年了,在中国的员工已经超过600人。“我们一方面要贴近客户,可以迅速解决客户的问题,另一方面就是要增加人才的数量。”中国有很多大学城,人才较多,所以Cadence会从高校中招募一些人才。还有,Cadence在不同区域都有强项。比如在上海,用了二三年时间建立了100多人团队做布局布线,北京团队的研发项目电器仿真也是很大的一个技术模块。Cadence的做法是培养一个团队,掌握关键技术,这样效率更高,员工满意度也最高。反之效率会很低。2009年经济危机,经济相对低迷,但那一年Cadence的研发投入反而高达40%,之后每年都是30%左右,这在半导体行业是个不小的投资比例的数字。

    时间:2013-10-09 关键词: cadence 策略 中国 诠释

  • Cadence提供业界首款HDMI 2.0验证IP

    Cadence设计系统公司近日宣布可提供业界首款支持全新HDMI 2.0规范的验证IP(VIP)。这款VIP使设计师们可以快速彻底地验证其片上系统(SoC)是否符合HDMI 2.0规范,从而加速批量生产的准备时间。这款用于HDMI 2.0的Cadence VIP支持各种主流逻辑模拟器、验证语言及包括UVM(Universal Verification Methodology)在内的方法学。 “Cadence提供的这款HDMI 2.0验证IP可以让很小的验证团队在非常紧迫的日程限制下交付可靠的成果,节省了开发验证解决方案所需要的精力,让我们的工程师们得以专注于其他对项目完成非常重要的任务,”意法半导体显示产品部验证经理Larry Porter表示,“这样,我们就能创造出客户所期待的那种高品质且可靠的设计。” “HDMI 2.0规范的推出,是HDMI论坛的一个重要里程碑,”HDMI论坛主席、来自索尼公司的Robert Blanchard表示。“我们的会员企业紧密协作,拓展了消费电子应用的音视频功能,将已经非常成功的HDMI规范提升至新的水平。” “HDMI 2.0承诺给眼光已经非常挑剔的视频观众带来全新的体验,”Cadence公司VIP产品营销集团总监Susan Peterson表示, “我们的客户现在可以快速获得我们最新的VIP,这样他们就能很有信心地创造出这些激动人心的新产品,并将他们快速地铺上商店货架。”

    时间:2013-09-27 关键词: cadence hdmi 2.0

  • Cadence宣布提供业界首款HDMI 2.0验证IP

    21ic讯 Cadence设计系统公司今天宣布可提供业界首款支持全新HDMI 2.0规范的验证IP(VIP)。这款VIP使设计师们可以快速彻底地验证其片上系统(SoC)是否符合HDMI 2.0规范,从而加速批量生产的准备时间。这款用于HDMI 2.0的Cadence VIP支持各种主流逻辑模拟器、验证语言及包括UVM(Universal Verification Methodology)在内的方法学。 “Cadence提供的这款HDMI 2.0验证IP可以让很小的验证团队在非常紧迫的日程限制下交付可靠的成果,节省了开发验证解决方案所需要的精力,让我们的工程师们得以专注于其他对项目完成非常重要的任务,”意法半导体显示产品部验证经理Larry Porter表示,“这样,我们就能创造出客户所期待的那种高品质且可靠的设计。” “HDMI 2.0规范的推出,是HDMI论坛的一个重要里程碑,”HDMI论坛主席、来自索尼公司的Robert Blanchard表示。“我们的会员企业紧密协作,拓展了消费电子应用的音视频功能,将已经非常成功的HDMI规范提升至新的水平。” “HDMI 2.0承诺给眼光已经非常挑剔的视频观众带来全新的体验,”Cadence公司VIP产品营销集团总监Susan Peterson表示, “我们的客户现在可以快速获得我们最新的VIP,这样他们就能很有信心地创造出这些激动人心的新产品,并将他们快速地铺上商店货架。”

    时间:2013-09-27 关键词: cadence hdmi 2.0

  • Cadence宣布提供业界首款HDMI 2.0验证IP

    全球电子设计创新领先企业Cadence设计系统公司(纳斯达克股票代码:CDNS)日前宣布可提供业界首款支持全新HDMI 2.0规范的验证IP(VIP)。这款VIP使设计师们可以快速彻底地验证其片上系统(SoC)是否符合HDMI 2.0规范,从而加速批量生产的准备时间。这款用于HDMI 2.0的Cadence VIP支持各种主流逻辑模拟器、验证语言及包括UVM(Universal Verification Methodology)在内的方法学。“Cadence提供的这款HDMI 2.0验证IP可以让很小的验证团队在非常紧迫的日程限制下交付可靠的成果,节省了开发验证解决方案所需要的精力,让我们的工程师们得以专注于其他对项目完成非常重要的任务,”意法半导体显示产品部验证经理Larry Porter表示,“这样,我们就能创造出客户所期待的那种高品质且可靠的设计。”“HDMI 2.0规范的推出,是HDMI论坛的一个重要里程碑,”HDMI论坛主席、来自索尼公司的Robert Blanchard表示。“我们的会员企业紧密协作,拓展了消费电子应用的音视频功能,将已经非常成功的HDMI规范提升至新的水平。”“HDMI 2.0承诺给眼光已经非常挑剔的视频观众带来全新的体验,”Cadence公司VIP产品营销集团总监Susan Peterson表示, “我们的客户现在可以快速获得我们最新的VIP,这样他们就能很有信心地创造出这些激动人心的新产品,并将他们快速地铺上商店货架。”

    时间:2013-09-27 关键词: cadence 验证 宣布 业界

  • Cadence宣布提供业界首款HDMI 2.0验证IP

    Cadence宣布提供业界首款HDMI 2.0验证IP

    21ic讯 Cadence设计系统公司今天宣布可提供业界首款支持全新HDMI 2.0规范的验证IP(VIP)。这款VIP使设计师们可以快速彻底地验证其片上系统(SoC)是否符合HDMI 2.0规范,从而加速批量生产的准备时间。这款用于HDMI 2.0的Cadence VIP支持各种主流逻辑模拟器、验证语言及包括UVM(Universal Verification Methodology)在内的方法学。 “Cadence提供的这款HDMI 2.0验证IP可以让很小的验证团队在非常紧迫的日程限制下交付可靠的成果,节省了开发验证解决方案所需要的精力,让我们的工程师们得以专注于其他对项目完成非常重要的任务,”意法半导体显示产品部验证经理Larry Porter表示,“这样,我们就能创造出客户所期待的那种高品质且可靠的设计。” “HDMI 2.0规范的推出,是HDMI论坛的一个重要里程碑,”HDMI论坛主席、来自索尼公司的Robert Blanchard表示。“我们的会员企业紧密协作,拓展了消费电子应用的音视频功能,将已经非常成功的HDMI规范提升至新的水平。” “HDMI 2.0承诺给眼光已经非常挑剔的视频观众带来全新的体验,”Cadence公司VIP产品营销集团总监Susan Peterson表示, “我们的客户现在可以快速获得我们最新的VIP,这样他们就能很有信心地创造出这些激动人心的新产品,并将他们快速地铺上商店货架。”

    时间:2013-09-26 关键词: cadence hdmi 电源资讯

  • TSMC和Cadence合作开发3D-IC参考流程以实现真正的3D堆叠

    近日消息,Cadence设计系统公司宣布,与台积电合作开发出了3D-IC参考流程,该流程带有创新的真正3D堆叠。该流程通过基于Wide I/O接口的3D堆叠,在逻辑搭载存储器设计上进行了验证 ,可实现多块模的整合。它将台积电的3D堆叠技术和Cadence?3D-IC解决方案相结合,包括了集成的设计工具、灵活的实现平台,以及最终的时序物理签收和电流/热分析。 相对于纯粹在工艺节点上的进步,3D-IC技术让企业在寻求更高性能和更低功耗的道路上,有了更多的选择。3D-IC给开发当今复杂设计的工程师们提供了几项关键优势,帮他们实现更高的性能、更低的功耗以及更小的尺寸。今天宣布的内容,是两位3D- IC技术领先者一年前宣布的台积电CoWoS?参考流程的延续。 “我们与Cadence紧密协作以实现真正3D芯片开发,”台积电设计架构营销部高级总监Suk Lee表示。“通过这一全新的参考流程,我们的共同客户可以充满信心地向前推进3D-IC的开发,因为他们知道其Cadence工具流程已通过3D-IC测试工具在硅片上进行过验证。” “3D-IC是进行产品整合的全新方法。它赋予摩尔定律新的维度,需要深度合作才能获得完美的功能产品,”Cadence首席战略官兼数字与签收集团资深副总裁徐季平表示。“这一最新的参考流程表明,我们携手台积电开发3D芯片的实际操作流程不仅可行,而且对于解决芯片复杂性方面是个有吸引力的选择。”

    时间:2013-09-26 关键词: cadence tsmc 参考流程 d-ic

  • 真正3D堆叠 台积电与Cadence合作开发出3D-IC参考流程

    Cadence设计系统公司近日宣布,台积电与Cadence合作开发出了3D-IC参考流程,该流程带有创新的真正3D堆叠。该流程通过基于Wide I/O接口的3D堆叠,在逻辑搭载存储器设计上进行了验证 ,可实现多块模的整合。它将台积电的3D堆叠技术和Cadence®3D-IC解决方案相结合,包括了集成的设计工具、灵活的实现平台,以及最终的时序物理签收和电流/热分析。 相对于纯粹在工艺节点上的进步,3D-IC技术让企业在寻求更高性能和更低功耗的道路上,有了更多的选择。3D-IC给开发当今复杂设计的工程师们提供了几项关键优势,帮他们实现更高的性能、更低的功耗以及更小的尺寸。今天宣布的内容,是两位3D- IC技术领先者一年前宣布的台积电CoWoS™参考流程的延续。 “我们与Cadence紧密协作以实现真正3D芯片开发,”台积电设计架构营销部高级总监Suk Lee表示。“通过这一全新的参考流程,我们的共同客户可以充满信心地向前推进3D-IC的开发,因为他们知道其Cadence工具流程已通过3D-IC测试工具在硅片上进行过验证。” “3D-IC是进行产品整合的全新方法。它赋予摩尔定律新的维度,需要深度合作才能获得完美的功能产品,”Cadence首席战略官兼数字与签收集团副总裁徐季平表示。“这一最新的参考流程表明,我们携手台积电开发3D芯片的实际操作流程不仅可行,而且对于解决芯片复杂性方面是个有吸引力的选择。” Cadence 3D-IC流程中的工具囊括了数字、定制/模拟及最终签收技术。它们包括Encounter® Digital Implementation System、Tempus™ Timing Signoff Solution、Virtuoso® Layout Editor、Physical Verification System、QRC Extraction、Encounter Power System、Encounter Test、Allegro® SiP及Sigrity™ XcitePI/PowerDC。

    时间:2013-09-26 关键词: cadence 堆叠 参考流程 d-ic

  • TSMC和Cadence 合作开发3D-IC参考流程以实现3D堆叠

    21ic讯 Cadence设计系统公司日前宣布,台积电与Cadence合作开发出了3D-IC参考流程,该流程带有创新的真正3D堆叠。该流程通过基于Wide I/O接口的3D堆叠,在逻辑搭载存储器设计上进行了验证 ,可实现多块模的整合。它将台积电的3D堆叠技术和Cadence®3D-IC解决方案相结合,包括了集成的设计工具、灵活的实现平台,以及最终的时序物理签收和电流/热分析。 相对于纯粹在工艺节点上的进步,3D-IC技术让企业在寻求更高性能和更低功耗的道路上,有了更多的选择。3D-IC给开发当今复杂设计的工程师们提供了几项关键优势,帮他们实现更高的性能、更低的功耗以及更小的尺寸。今天宣布的内容,是两位3D- IC技术领先者一年前宣布的台积电CoWoS™参考流程的延续。 “我们与Cadence紧密协作以实现真正3D芯片开发,”台积电设计架构营销部高级总监Suk Lee表示。“通过这一全新的参考流程,我们的共同客户可以充满信心地向前推进3D-IC的开发,因为他们知道其Cadence工具流程已通过3D-IC测试工具在硅片上进行过验证。” “3D-IC是进行产品整合的全新方法。它赋予摩尔定律新的维度,需要深度合作才能获得完美的功能产品,”Cadence首席战略官兼数字与签收集团资深副总裁徐季平表示。“这一最新的参考流程表明,我们携手台积电开发3D芯片的实际操作流程不仅可行,而且对于解决芯片复杂性方面是个有吸引力的选择。” Cadence 3D-IC流程中的工具囊括了数字、定制/模拟及最终签收技术。它们包括Encounter® Digital Implementation System、Tempus™ Timing Signoff Solution、Virtuoso® Layout Editor、Physical Verification System、QRC Extraction、Encounter Power System、Encounter Test、Allegro® SiP及Sigrity™ XcitePI/PowerDC。

    时间:2013-09-26 关键词: cadence tsmc 参考流程 d-ic

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