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  • Cadence全新SpeedBridge Adapter实现对PCIe 3.0设计的确认和验证

    21ic讯—全球电子设计创新领先企业Cadence设计系统公司今天宣布推出全新用于PCIe 3.0的SpeedBridge® Adapter。它为设计师们提供了一个重要的工具,来验证和确认他们的PCI Express (PCIe) 设计。这一全新适配器在搭配Cadence® Palladium® Verification Computing Platform一起使用时,能很容易建立并快速调试基于PCIe的设计;它向后兼容基于PCIe 2.0、1.1和1.0a的设计。用于PCIe 3.0的SpeedBridge Adapter通过在运行生产级软件驱动程序和操作系统的硅片前环境中提供与真实世界流量的高速交互,缩短了上市时间并降低了系统风险。 SpeedBridge Adapter设计用于硅片前RTL、及基于PCIe的ASIC和系统级芯片(SoCs)的集成,并允许在真实世界工作条件下进行系统仿真。该适配器通过实际ASIC或SoC软件与硬件、驱动程序和应用程序开发对经过仿真的PCIe 3.0设计进行验证,并可搭配现有软件及软件测试程序或分析程序一起运行。 “设计师们面临挑战,需要越来越多地在控制日益增强的设计复杂性和日益缩短的上市时间窗口之间取得平衡,”Cadence公司负责系统和软件实现集团硬件系统验证的公司副总裁Christopher Tice表示。“PCIe 3.0的复杂程度更高,例如更高的数据传输速率(8GT/S)、向后兼容性要求、和不同的均衡标准等。为防止代价高昂的重新设计和上市延误,设计师们必须在复杂的真实世界条件下、通过高保真全速接口执行完整的系统验证。”

    时间:2013-07-30 关键词: cadence pcie adapter speedbridge

  • ST、ARM和Cadence联合向Accellera 系统促进会提交三个新方案

    21ic讯 意法半导体、ARM和 Cadence Design Systems公司宣布,三方已向Accellera系统促进会(Accellera Systems Initiative)的SystemC语言工作组提交了三个新的技术方案。此次三方合作将进一步提高不同模型工具之间的互通性,满足电子系统级层级(ESL ,Electronic System-Level)设计的要求。 共同提交的技术方案包括新的中断建模接口、应用编程接口和存储器映射建模。中断建模接口可无缝集成不同公司设计的中断模型;应用编程接口用于寄存器自检,使不同厂商的工具能够互通,并无缝显示和更新寄存器值;存储器映射建模方法用于提高虚拟平台软硬件多核系统的调试效率。新标准方案包括功能完整的应用编程接口(API,Application Programming Interfaces)标准和函数库以及文档和范例,受Apache 2.0开源许可证保护,登录http://forums.accellera.org/files/可获取相关资料。 意法半导体主管设计支持和服务部的执行副总裁Philippe Magarshack表示:“这些新接口对于加强电子系统级层级生态系统至关重要。在意法半导体、ARM和Cadence的推动下,作为向不同模型工具互通目标迈出的一步,这些标准方案可大幅降低与集成虚拟原型相关的研发风险和工作量。减去对适配器的需求将会提高虚拟原型仿真性能,加快软硬件集成速度,从而缩短产品上市时间。”。 Cadence杰出工程师(Distinguished Engineer, DE)Stan Krolikoski表示:“为开发这些开源标准方案,Cadence与意法半导体、ARM和其它的伙伴进行了密切合作。在虚拟原型方案内采用这些标准方案有助于电子系统级层级生态系统发展,并通过提高互通性为用户提供附加值。” ARM设计技术与自动化部副总裁John Goodenough表示:“在为可集成到SystemC虚拟原型的模型培养生态系统过程中,Accellera TLM 2标准具有非常重要的意义,通过解决不同厂商在模型接口上存在的巨大差异、提高工具的集成度,这些标准方案有助于确保虚拟原型的集成具有可预测性和一致性。” Synopsys标准和互通部总监Yatin Trivedi表示:“随着虚拟原型被用于软件早期开发的情况不断增加,继续简化虚拟原型开发同时提升用户价值具有重要意义,作为市场领先的虚拟原型厂商,我们欢迎标准方案的提出和讨论,这有助于推进Accellera SystemC TLM标准的发展。” 明导国际(Mentor Graphics)公司ESL市场开发经理Shabtay Matalon表示:“在Accellera 系统促进会的SystemC语言工作组内,我们期待与其它公司合作,满足用户对提高虚拟原型模型和工具互通性的需求,这些初步的开源标准方案是一个良好的催化剂,有助于业界开始探讨并解决些严峻的标准化问题。” 第一个技术方案专注对更好的SystemC 交易层建模模型(TLM,Transaction Level Modeling)的互通性需求,提出一个用于在交易层建立中断和连接模型的标准接口。通过使用标准化存储器映射连接方法,该方案能够无缝集成不同公司开发的模型,进一步提高第三方TLM模型市场增长率。 第二个方案定义一个支持寄存器自检的标准化模型接口和工具接口,使工具能够无缝显示和更新寄存器数值。该接口在用户定义的不同的寄存器类组合内运行,支持集成各种模型提供商开发的异构平台。这个功能是在芯片设计前在虚拟原型上集成并调试嵌入式软件的关键技术。 第三个方案引入一个重构系统设计者开发的系统存储器映射的方法,使ESL工具能够在复杂虚拟平台上支持软硬件调试,而理解存储器映射方法有助于实现这个目标。该方案解决存储器映射依赖于模型互联的挑战;而且,每个系统设计人员都可能按照自己的想法设计。 有了这些新的技术方案,意法半导体、ARM和Cadence预计,对于所有用户,SystemC模型在虚拟原型的集成度将会得到大幅提升,使模型得以快速部署。此外,在模型工具的标准接口将会提高软硬件集成度,使用适合的工具将会提高调试功能。 在Accellera系统促进会内,ARM、Cadence和意法半导体计划与其它公司合作,改进这些方案,使之完全实现标准化。

    时间:2013-08-05 关键词: cadence 系统 ARM accellera

  • TSMC和Cadence合作开发3D-IC参考流程以实现真正的3D堆叠

    近日消息,Cadence设计系统公司宣布,与台积电合作开发出了3D-IC参考流程,该流程带有创新的真正3D堆叠。该流程通过基于Wide I/O接口的3D堆叠,在逻辑搭载存储器设计上进行了验证 ,可实现多块模的整合。它将台积电的3D堆叠技术和Cadence?3D-IC解决方案相结合,包括了集成的设计工具、灵活的实现平台,以及最终的时序物理签收和电流/热分析。 相对于纯粹在工艺节点上的进步,3D-IC技术让企业在寻求更高性能和更低功耗的道路上,有了更多的选择。3D-IC给开发当今复杂设计的工程师们提供了几项关键优势,帮他们实现更高的性能、更低的功耗以及更小的尺寸。今天宣布的内容,是两位3D- IC技术领先者一年前宣布的台积电CoWoS?参考流程的延续。 “我们与Cadence紧密协作以实现真正3D芯片开发,”台积电设计架构营销部高级总监Suk Lee表示。“通过这一全新的参考流程,我们的共同客户可以充满信心地向前推进3D-IC的开发,因为他们知道其Cadence工具流程已通过3D-IC测试工具在硅片上进行过验证。” “3D-IC是进行产品整合的全新方法。它赋予摩尔定律新的维度,需要深度合作才能获得完美的功能产品,”Cadence首席战略官兼数字与签收集团资深副总裁徐季平表示。“这一最新的参考流程表明,我们携手台积电开发3D芯片的实际操作流程不仅可行,而且对于解决芯片复杂性方面是个有吸引力的选择。”

    时间:2013-09-26 关键词: cadence tsmc 参考流程 d-ic

  • Cadence诠释最近策略及中国业务

    壮大IP业务Cadence最近一两年收购了多家IP公司, Cadence全球销售兼系统与验证部门资深副总裁黄小立解释说,该公司会关注能够达到差异化的产品,比如高速数据处理。虽然一般的数据处理在ARM核或者其他核上能实现,但是一些专用的数据处理,像数字信号、音频、视频等,还是需要专用的计算核。所以收购了Tensilica,其好处是具有可以延伸的核,用户可根据其应用加指令或者更改架构,改变加法乘法除法的指令。Cadence今年开始加强在手机和移动领域的投入,收购了一些公司。目前来说Cadence已有高速数据接口以及高速数字运算,以形成差异化。另外一个就是计算核在系统、验证和SoC实现上,与Cadence验证工具及验证IP一起使用会发挥出很好的效果。发展验证模块验证IP不包括CPU核,CPU核有其自己的验证模块。标准的验证模块比较容易做,有些模块是有公共标准的,比如USB、DDR、PCI等,用户可以去买不同的线,但接口是标准的,Cadence负责验证这些。虽然现在市场上也有很多这样的公司,但是“我们的销售时间长,货源全面广泛,覆盖面大。”黄小立说道。Cadence中国的发展情况Cadence在中国市场已经有二十年了,在中国的员工已经超过600人。“我们一方面要贴近客户,可以迅速解决客户的问题,另一方面就是要增加人才的数量。”中国有很多大学城,人才较多,所以Cadence会从高校中招募一些人才。还有,Cadence在不同区域都有强项。比如在上海,用了二三年时间建立了100多人团队做布局布线,北京团队的研发项目电器仿真也是很大的一个技术模块。Cadence的做法是培养一个团队,掌握关键技术,这样效率更高,员工满意度也最高。反之效率会很低。2009年经济危机,经济相对低迷,但那一年Cadence的研发投入反而高达40%,之后每年都是30%左右,这在半导体行业是个不小的投资比例的数字。

    时间:2013-10-09 关键词: cadence 策略 中国 诠释

  • Cadence宣布提供业界首款HDMI 2.0验证IP

    全球电子设计创新领先企业Cadence设计系统公司(纳斯达克股票代码:CDNS)日前宣布可提供业界首款支持全新HDMI 2.0规范的验证IP(VIP)。这款VIP使设计师们可以快速彻底地验证其片上系统(SoC)是否符合HDMI 2.0规范,从而加速批量生产的准备时间。这款用于HDMI 2.0的Cadence VIP支持各种主流逻辑模拟器、验证语言及包括UVM(Universal Verification Methodology)在内的方法学。“Cadence提供的这款HDMI 2.0验证IP可以让很小的验证团队在非常紧迫的日程限制下交付可靠的成果,节省了开发验证解决方案所需要的精力,让我们的工程师们得以专注于其他对项目完成非常重要的任务,”意法半导体显示产品部验证经理Larry Porter表示,“这样,我们就能创造出客户所期待的那种高品质且可靠的设计。”“HDMI 2.0规范的推出,是HDMI论坛的一个重要里程碑,”HDMI论坛主席、来自索尼公司的Robert Blanchard表示。“我们的会员企业紧密协作,拓展了消费电子应用的音视频功能,将已经非常成功的HDMI规范提升至新的水平。”“HDMI 2.0承诺给眼光已经非常挑剔的视频观众带来全新的体验,”Cadence公司VIP产品营销集团总监Susan Peterson表示, “我们的客户现在可以快速获得我们最新的VIP,这样他们就能很有信心地创造出这些激动人心的新产品,并将他们快速地铺上商店货架。”

    时间:2013-09-27 关键词: cadence 验证 宣布 业界

  • TSMC和Cadence合作开发3D-IC参考流程以实现3D堆叠

    全球电子设计创新领先企业Cadence设计系统公司(NASDAQ:CDNS)日前宣布,台积电与Cadence合作开发出了3D-IC参考流程,该流程带有创新的真正3D堆叠。该流程通过基于Wide I/O接口的3D堆叠,在逻辑搭载存储器设计上进行了验证 ,可实现多块模的整合。它将台积电的3D堆叠技术和Cadence®3D-IC解决方案相结合,包括了集成的设计工具、灵活的实现平台,以及最终的时序物理签收和电流/热分析。相对于纯粹在工艺节点上的进步,3D-IC技术让企业在寻求更高性能和更低功耗的道路上,有了更多的选择。3D-IC给开发当今复杂设计的工程师们提供了几项关键优势,帮他们实现更高的性能、更低的功耗以及更小的尺寸。日前宣布的内容,是两位3D- IC技术领先者一年前宣布的台积电CoWoS™参考流程的延续。“我们与Cadence紧密协作以实现真正3D芯片开发,”台积电设计架构营销部高级总监Suk Lee表示。“通过这一全新的参考流程,我们的共同客户可以充满信心地向前推进3D-IC的开发,因为他们知道其Cadence工具流程已通过3D-IC测试工具在硅片上进行过验证。”“3D-IC是进行产品整合的全新方法。它赋予摩尔定律新的维度,需要深度合作才能获得完美的功能产品,”Cadence首席战略官兼数字与签收集团资深副总裁徐季平表示。“这一最新的参考流程表明,我们携手台积电开发3D芯片的实际操作流程不仅可行,而且对于解决芯片复杂性方面是个有吸引力的选择。”Cadence 3D-IC流程中的工具囊括了数字、定制/模拟及最终签收技术。它们包括Encounter® Digital Implementation System、Tempus™ Timing Signoff Solution、Virtuoso® Layout Editor、Physical Verification System、QRC Extraction、Encounter Power System、Encounter Test、Allegro® SiP及Sigrity™ XcitePI/PowerDC。

    时间:2013-09-26 关键词: cadence 流程 堆叠 参考

  • Cadence:Tempus时序签收加速SoC设计

    为简化和加速复杂IC的开发,Cadence 设计系统公司不久前推出Tempus时序签收解决方案。这是一款新的静态时序分析与收敛工具,旨在帮助系统级芯片 (SoC) 开发者加速时序收敛,将芯片设计快速转化为可制造的产品。目前,花费在时序收敛与签收上的时间接近整个设计实现流程时间的40%。Tempus的先进功能能够处理包含了数亿单元实例的设计。客户初步使用结果显示,Tempus能在数天时间内即在一个设计上实现时序收敛,而传统的流程在同一设计上可能要耗费数周的时间。时序收敛趋势Cadence芯片实现之签收与验证部副总裁Anirudh Devgan称,时序签收市场在过去的十年中一直止步不前。一些小公司曾尝试着将一些创新产品推向这个市场,但是他们很快就被收购或者陷入法律纠纷。因此,创新在很大程度上受到商业因素的阻碍。另外,从技术角度,由于日益增大的设计尺寸和时序视图,如今的挑战主要体现在通过时序签收收敛所花费的时间,以及在较低的制程节点上模仿波形效果的能力。当今的签收时序收敛解决方案在其对时序优化成功的可预测性上功亏一篑,主要是因为这些解决方案并没有与版图(layout)的物理特性整合在一起。在波形建模领域,延迟计算工具忽略了在较旧的节点上对波形形状的影响,因为这些影响微乎其微。从28纳米制程开始,一直持续到16纳米,这些影响对输入波形的外观产生非常大的作用,因此在延迟计算期间不能被忽略。?Cadence意识到,随着设计人员转向更小的制程节点,如20纳米和16纳米FinFET,如今的解决方案已经无法跟上复杂设计和制造的步伐。在过去的一年里,硅签收和验证业务部已经获得采用台积电20纳米和16纳米FinFET技术生产的产品签收验证。此外,Cadence的工具已用于GlobalFoundries 14纳米 FinFET 制程节点上的的流片芯片。此次Cadence发布了Tempus这一新的时序工具,能为时序分析性能和容量重新设定标准。Tempus的新功能Tempus在时序分析和签收时序收敛方面比同类解决方案快10倍。在这些更高性能的背后有很多关键技术,其中两个最主要的技术就是可以在静态时序分析时进行大规模并行计算,以及在时序优化期间掌握物理位置和路线的特点。Tempus 时序签收方案中的新功能有:● 市场上第一款大型分布式并行时序分析引擎,它可以扩展到使用多达数百个CPU。● 并行架构使得Tempus 时序签收方案能分析含数亿实例的设计,同时又不会降低准确性。● 新的基于路径式分析引擎,利用多核处理,可以减少对时序分析结果的悲观。● 多模多角 (MMMC) 分析和考虑物理layout的时序收敛,采用多线程和分布式并行时序分析。中国Fabless的SoC一般最多只有10个CPU核,而Cadence的新闻稿中提到“Tempus时序签收解决方案可以扩展到使用多达数百个CPU”,这是否适合中国市场?Cadence的回答是肯定的。并非所有CPU核都需要在物理上包含在相同的计算硬件里。Tempus可以在许多计算资源中分布时序分析问题,其中每个计算资源可能有很多CPU。Tempus不仅能够随着CPU数量的增加而进行扩展,在基于路径式分析的性能方面也取得了显著的提升,可消除设计人员对设计大体上是否可通过签收的顾虑。这就缩短了修复虚假时序违规的时间,还可最大限度地减少面积和功耗。这些益处并非只有大规模设计才能享有,它们适用于采用任何技术的所有设计。Cadence原有的Encounter Timing System还在生产和销售。Tempus的推出意味着性能和功能达到新的水平,最终会成为Cadence静态时序分析的新标准。

    时间:2013-07-02 关键词: cadence 时序 加速 签收

  • Cadence与TSMC在3D-IC设计基础架构方面展开合作

    全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS) ,日前宣布其与TSMC在3D-IC设计基础架构开发方面的合作。3D-IC需要不同芯片与硅载体的协同设计、分析与验证。TSMC和Cadence的团队来自不同的产品领域,共同合作设计并集成必要的功能支持这款新型设计,实现TSMC首个异质CoWoS(Chip-on-Wafer-on-Substrate)媒介的测试芯片的流片。Cadence 3D-IC技术可用于数字、定制设计与封装环境之间的多芯片协同设计,在芯片和硅载体上采用硅通孔技术(TSV),并支持微凸块排列、布置、布线与可测性设计。它包含关键的3D-IC设计IP,比如Wide IO控制器与PHY以支持Wide IO存储器。测试模块是使用Cadence Encounter RTL-to-GDSII流程、Virtuoso定制/模拟流程以及Allegro系统级封装解决方案生成。“在2012年3D-IC正成为实用芯片设计的一种可靠选项,”Cadence战略联盟主管John Murphy说,“10年来,Cadence一直在投资于SiP(系统级封装)和3D-IC设计功能。如今我们终于可以与设计师们分享这些技术,将这种用途广泛的技术投入市场。”Cadence 3D-IC技术可帮助设计应用于TSMC最近刚推出的CoWoS工艺上的器件。CoWoS是一种综合的工艺技术,将多个芯片绑定于单个设备中以降低功耗,提高系统性能并减小尺寸。“电子设计的大进化需要通过强力的合作才有可能实现,我们与Cadence在CoWoS设计方面的合作就是一个很好的例子,”TSMC设计基础架构营销部高级主管Suk Lee说,“对于3D-IC设计体系的完善,Cadence在设计技术及必要IP的开发方面扮演着重要的角色。”

    时间:2012-06-07 关键词: cadence 架构 展开 方面

  • 台积电TSMC扩大与Cadence在Virtuoso定制设计平台的合作

    台积电创建和交付本质为基于SKILL语言的设计套件(PDKs),为客户提供最佳的用户体验和最高水准的精确度。世界领先的晶圆代工厂部署Virtuoso平台用于先进节点的定制设计需要,涵盖16纳米FinFET设计。主要工具包括VirtuosoSchematicEditor、AnalogDesignEnvironment、VirtuosoLayoutSuiteXL和先进的GXL技术。为专注于解决先进节点设计的日益复杂性,全球电子设计创新领先企业Cadence设计系统公司(NASDAQ:CDNS)今天宣布,台积电已与Cadence在Virtuoso定制和模拟设计平台扩大合作以设计和验证其尖端IP。此外,台积电还将扩展其纯正以本质为基于SKILL语言的的工艺流程设计套件(PDKs)产品至16纳米,创建并交付全面合格并高品质的本质为基于SKILL语言的的PDKs,可实现Virtuoso平台所有的顶尖功能。为充分发挥最大性能和高品质成果,新PDKs可驱动Virtuoso12.1平台中的尖端特性,例如自动对齐、在邻接过程中自动处理复杂的规则、链接器件、支持色彩感知版图设计和先进布线。“我们将继续加大投资升级Virtuoso平台以解决与日俱增的设计挑战。我们与台积电和客户紧密协作以加强和实现高级节点和主流设计的要求,”Cadence硅实现集团研发高级副总栽徐季平博士表示。“本质为基于SKILL语言的为基础的PDKs就是驱动Virtuoso方法发挥完全潜力的关键。”“我们与Cadence在Virtuoso平台有着长期的合作,”台积电设计基础架构市场部高级总监SukLee表示。“本质为基于SKILL语言的PDK开发延伸至16纳米使我们能够满足客户在先进技术定制设计方面的需求。”

    时间:2013-07-16 关键词: cadence 定制 virtuoso 扩大

  • Cadence发布业界首款已通过产品流片验证的Xcelium并行仿真平台

    楷登电子(美国 Cadence 公司)今日发布业界首款已通过产品流片的第三代并行仿真平台Xcelium™ 。基于多核并行运算技术,Xcelium™ 可以显著缩短片上系统(SoC)面市时间。较Cadence上一代仿真平台,Xcelium™ 单核版本性能平均可提高2倍,多核版本性能平均可提高5倍以上。Cadence Xcelium仿真平台已经在移动、图像、服务器、消费电子、物联网(IoT)和汽车等多个领域的早期用户中得到了成功应用,并通过产品流片验证。 “不论是ARM还是我们的合作伙伴,交付产品以达到客户预期的能力,不可避免的需要快速和严格的验证环节,”ARM公司技术服务产品部总经理Hobson Bullman说,“Xcelium并行仿真平台对于基于ARM的SoC设计,在门级仿真获得4倍的性能提升,在RTL仿真获得5倍的性能提升。基于这些结果,我们期待Xcelium可以帮助我们更快和更可靠的交付最复杂SOC,” “针对智能汽车和工业物联网应用中复杂的28nm FD-SOI SoC和ASIC设计,快速和可扩展的仿真是满足严苛开发周期的关键!” 意法半导体公司CPU团队经理Francois Oswald说到,“我们使用Cadence Xcelium并行仿真平台,在串行模式DFT仿真中得到8倍的速度提升,所以数字和混合信号SoC验证团队选择Xcelium作为标准的仿真解决方案。” Xcelium仿真平台具备以下优势,可以大幅加速系统开发: ● 多核仿真,优化运行时间,加快项目进度:第三代Xcelium仿真平台源于收购Rocketick公司带来的技术,是业内唯一正式发布的基于产品流片的并行仿真平台。利用Xcelium可显著缩短执行时间,在寄存器传输级(RTL)仿真可平均提速3倍,门级仿真可提高5倍,DFT仿真可提高 10倍,节约项目时间达数周至数月。 ● 应用广泛:Xcelium仿真平台支持多种最新设计风格和IEEE标准,使工程师无需重新编码即可提升性能。 ● 使用方便:Xcelium仿真平台的编译流程将设计与验证测试环境代码分配至最优引擎,并自动选取最优CPU内核数目,提高执行速度。 ● 采用多项专利技术提高生产力(申请中):优化整个SoC验证时间的新技术包括:为达到快速验证收敛的SystemVerilog Testbench覆盖率和多核并行编译。 “在设计开发高质量新产品时,验证通常是最耗费成本和时间的环节,”Cadence公司高级副总裁兼数字签核事业部和系统验证事业部总经理Anirudh Devgan博士表示。“Xcelium仿真平台、JasperGold® Apps、Palladium® Z1企业级仿真平台和Protium™ S1 FPGA原型验证平台共同构成了市场上最强大的验证产品套件,帮助工程师加快设计创新的步伐。” 全新Xcelium仿真平台是Cadence验证套件家族的新成员,继承Cadence的创新传统,并全面符合Cadence系统设计实现(SDE)战略,该战略的宗旨是帮助系统和半导体设计公司有效的开发更完整、更具竞争力的终端产品。该验证套件(Cadence Verification Suite)包含最先进的核心引擎技术,采用多种验证架构技术及解决方案,帮助客户优化设计质量,提高生产力,满足不同应用和垂直领域的验证需求。

    时间:2017-03-01 关键词: cadence 仿真平台 xcelium

  • Cadence落户南京市浦口区,成为继引进台积电后的又一龙头项目

     电子设计自动化(EDA)与半导体知识产权(IP)的领先供应商美国楷登电子(Cadence)与南京市浦口区人民政府正式签署战略合作备忘录以及投资协议。据悉,Cadence 项目是南京市浦口区继引进台积电之后在集成电路设计领域引进的又一个龙头性项目,历经两年的洽谈,在多方的共同努力下,今天终于签约落地。 南京市江北新区管委会常务副主任、浦口区区委书记瞿为民先生致辞表示,此次签约仪式标志着南京市浦口区与 Cadence 双方的战略投资进入实质性阶段。南京江北新区是江苏省唯一的国家级新区,浦口是江北新区的重要承载地,而集成电路已经成为我们重点培育的新兴技术产业。在发展集成电路产业的实践中,高端芯片核心 IP 开发与服务一直是中国集成电路产业设计与发展的瓶颈,Cadence 是全球电子设计自动化工具公司的一级 IP,是全球排名第一的EDA方案服务和设计服务的供应商,将对南京集成电路全产业链的发展支撑起到非常重要的作用。因此,Cadence 半导体产业基地区别于一般的投资性项目,他能代表世界级的技术水平,将对全国集成电路产业起到激励的战略性作用。我们将坚决不负众位的期望,全力协调政策、资源,督促项目早开工、早运营,推动浦口集成电路产业走出国门、走向世界。 Cadence 总裁兼首席执行官陈立武先生表示,Cadence 在中国拥有强大的技术支持团队,提供从系统软硬件仿真验证、数字前端和后端及低功耗设计、数模混合 RF 前端仿真与 DFM 以及后端物理验证、SiP 封装以及 PCB 设计等技术支持,而未来10年、20年 Cadence 将朝向系统设计方面工艺,其中 IP 是很重要的一环。随着设计变得越来越复杂,Cadence 在最尖端的7nm、5nm、3nm上面花了很多精力,可以为国内客户提供更好的服务和支持。在整个系统设计方面,国内还需要更多的进步,所以 Cadence 选择落户南京,准备把国内的基础建立起来,在 IP 方面、系统设计服务方面帮助国内更加的发展。Cadence 之所以选择南京,可谓是天时地利人和,其中,天时指的是大基金,地利指的是南京方便的交通,人和指的是人才,南京有很多的大学,可以培养很多的人才。 国家集成电路产业投资股份有限公司总裁丁文武先生表示,Cadence 和南京浦口区人民政府合作,是 Cadence 在前段时间所做的一个战略性选择。Cadence 是全球 EDA 三大供应商之一,不仅对全球 IC 产业做出了很大贡献,对中国 IC 产业也做出了很大的贡献。南京江北新区是江苏省唯一的国家级新区,它在集成电路产业方面做了很多工作,先后有台积电、紫光等落户江北新区,这次 Cadence 落户到浦口区,也是我们江北新区浦口区人民政府在发展集成电路产业中的重要工作,也是 Cadence 明智的选择。南京市在大力发展 IC 产业,所以也需要大批的 IC 企业落户到南京。中国集成电路产业发展不仅有中国企业参与,也有海外企业参与,资本的投入也包括中国资本和外国资本。这次 Cadence 到南京的落户,实际上也是发展我们产业所需要的工具、IP,我们也相信 Cadence 落户南京,江北新区和浦口区都将对其给予更多的政策和人才支持,也希望 Cadence 能够把好的技术、产品带到南京来。 东南大学国家 ASIC 工程中心主任时龙兴先生对于 Cadence 终于在南京落户表示了热烈的祝贺。时龙兴先生表示,集成电路产业发展的过程中,应用的拉动,以及工艺的进步是很重要的,但更重要的是设计方法学的创新,而 Cadence 作为全球领先的 EDA 和 IP 的提供商,本身就是在设计方法学引领的核心。相信 Cadence 在江北新区浦口区的落地,一定会对产业生态的提升,以及产业的发展起到更积极的作用。 江苏省半导体行业协会副秘书长陈向真先生表示,在国家集成电路产业发展推进纲要的指引下,江苏省尤其是南京市加快了集成电路产业发展的步伐,台积电、格科玛、华虹、清华紫光等一批集成电路知名企业纷纷向省内集聚,明后年将相继建成投产。同时,集成电路设计业是集成电路产业链中的重要环节,江苏省南京市更是把集成电路设计业定位为集成电路产业的重点发展领域,集成电路设计离不开 EDA 软件工具和 IP 模块,而 Cadence 公司是世界著名的 EDA 与 IP 的领先供应商,今天, Cadence 公司在南京建立研发技术支持与服务机构,为南京市的设计企业、晶圆制造企业提供更加及时、高效的技术支持和服务,无疑将进一步促进江苏省集成电路产业的发展。

    时间:2017-11-15 关键词: cadence 半导体 集成电路 EDA 楷登

  • Cadence收购GET2CHIP加强纳米级综合技术

     Cadence公司于2003年4月10日在加州圣何塞宣布签署一项对Get2Chip公司的重要收购协议。Get2Chip是全球最领先的顶层芯片和系统设计纳米级综合技术厂商。Cadence计划把Get2Chip的技术集成到市场领先的Cadence Encounter平台中去,以为数字集成电路设计用户提供更为出色的设计工具。     Get2Chip的专利核心技术,被称为“面向全局的综合”,提供了全球业界最高的综合容量和性能,为纳米级的物理设计生成先进的逻辑和互连结构。它对Cadence现有的综合解决方案是一个非常好的补充,并能够在纳米级设计中把Cadence的解决方案在最佳布线方面有更好的扩展。Get2Chip的综合技术已经在客户中获得了巨大的成功,并被全球领先的处理器、图像和物理芯片设计厂商广泛采用。     Get2Chip的面向全局综合为纳米级的布局布线提供了极其出色的输入数据,从而大大改进了时序封闭性,实现了更高性能的设计。相对于较老的综合结构,它还提供了5倍的运行时间提升和10倍的设计容量提升。Get2Chip的高性能还通过大幅度简化约束定义和运行文本来提高设计者的效率。     Cadence将继续雇用绝大多数的Get2Chip雇员,并继续对Get2Chip现有的所有用户和产品提供技术支持。

    时间:2004-12-15 关键词: cadence 收购 纳米级 get2chip

  • Cadence SoC Encounter获得EDN杂志年度创新奖

    Cadence Design Systems公司近日宣布EDN杂志的读者已选举Cadence® SoC  Encounter™ (用于纳米级数字IC设计)成为该杂志2002年度创新奖的EDA赢家。年度EDN创新及创新者奖项现在已经有13年历史,专门表彰突出的工程设计专业人士及产品。        入围该奖项的候选人由EDN编辑挑选,然后由读者投票选举出每个奖项的获奖者。有关产品必须是在2002年1月1日到2002年12月31日期间某个时候推出并进入商业销售。

    时间:2004-12-15 关键词: cadence SoC edn encounter

  • 深圳国家IC采用锁定Cadence的EDA平台技术

    Cadence公司今天宣布,中国国家集成电路设计深圳产业化基地已选择Cadence的技术作为其基本电子设计自动化(EDA)解决方案。国家集成电路设计深圳产业化基地是由中国科技部支持的IC设计工业孵化器,它此次与Cadence的合作,展示了Cadence将长期致力于全力支持中国电子工业的发展。合作重点将集中在教育、研究和服务领域的计划。     深圳IC基地是中国7个国家IC设计基地之一,它向中国的IC设计商家提供电子设计基础设施和工具。根据与Cadence 的这项合作协议,深圳IC基地的客户将能得到Cadence最先进的技术,如Incisive验证平台、Encounter数字IC设计平台和定制IC设计解决方案。     除深圳IC基地外,北京和上海IC基地也选用了Cadence 的产品和服务,其中包括Encounter数字IC设计平台、Incisive验证平台和定制IC设计解决方案。     深圳国家集成电路设计产业化基地提供设计方法咨询、应用芯片设计服务、IP库的国际技术合作交流以及向本地各公司间提供交互流通环境。它位于深圳高新技术产业园区,是科技部批准建立的7个基地之一。该基地接受政府指导,面向市场,实行企业化管理,提供专业化开放式服务,拥有自己的咨询专家队伍,并建立了深圳集成电路设计创业发展有限公司。它还向北京大学和清华大学的深圳IC设计主实验室提供支持。该基地建立于2001年12月,计划在2002—2004年期间,每年投资5,000万元人民币(总计1.5亿元人民币)的项目资金,最终建设成国家级的集成电路设计基地。

    时间:2004-12-15 关键词: cadence 平台技术 EDA

  • Cadence在北京建立中关村益华软件学院

        2003年10月20日,  Cadence Design Systems, Inc.  (益华电脑) 与中关村软件教育投资有限公今天宣布,双方共同投资3,000万美元的中关村益华软件学院(ZCIST)正式落成。北京市副市长范伯元出席落成典礼,并亲自主持揭幕仪式。     中关村益华软件学院成立的宗旨在于帮助中国培养高水平人才,使中国从目前的电子制造基地转变为世界一流的IC系统设计中心。学院占地面积12万平方米,是亚太地区第一个大规模、专门培养IC设计人才的高等学府。与其他只针对IC设计软件工具提供培训的机构不同,中关村益华软件学院提供和传授全流程的IC和系统设计程序方案、技术和知识,旨在全面提高工程师的设计能力。     Cadence®公司总裁兼首席执行官、中关村益华软件学院主席毕瑞先生(Ray Bingham)表示:“随着全球电子制造重心逐渐向中国转移,中国半导体行业将继续领先世界其他国家和地区,保持高速增长的势头。”     毕瑞强调:“Cadence和北京市政府肩负着共同的使命——为推动中国电子行业的快速发展培养高水平的IC设计人才。中关村益华软件学院将提供丰富、高质量的培训课程,旨在将国内具有本科学历的工程师培养成为世界一流的IC设计人才,为中国在未来发展成为世界级的IC设计中心输送优秀的设计师。”     来自相关政府部门的要员和国内外贸易及行业协会的代表共约 300 人出席了今天的揭幕仪式。多家知名的科技公司也派代表到会祝贺。其中 Sun Microsystems 已经表示未来将积极支持学院的发展和建设,并已决定资助学生到该学院接受课程培训。     著名的调查公司Gartner Dataquest在2003年3月发布的报告中指出,中国半导体行业今年的增长率将达到19%,即从223.4亿美元增长到260亿美元。预计2007年,中国半导体行业的整体规模有望达到460亿美元。     中关村益华软件学院副主席宋小海表示:“我们将致力于推动中国电子设计行业的发展,今天的揭幕仪式不仅显示了我们对未来前景的重大信心和决心,也充分展示了各方紧密合作,在时间紧任务急的情况下高效率、高质量完成任务,达成共同目标的团结协作精神。学院的成立是中国电子行业具有里程碑意义的重大事件,它标志着我国将朝着建设世界一流的集成电路和系统设计中心的目标前进。”     中关村益华软件学院位于专业从事IC研发和集成电路、生物技术和软件等多种培训的北京中关村科学园。学院现已经落成,第一阶段将为500名学生提供培训课程,第二阶段的发展规划是同时容纳1,000名住校生入学学习,为其提供3到12个月的课程培训。     学院开设的六个专业采用中、英双语教学,内容包括系统级设计、逻辑设计和验证、综合布局和布线、模拟混合信号设计、全定制IC物理版图设计和高速PCB设计等,为学生们提供理论与实践相结合的先进培训课程。     Cadence在中国的一个重要举措是于2002年投资5,000万美元建立了强大的研发、客户支持和服务网络。并在上海成立了亚太区高速技术中心,提供培训、教学课程、程序方案和咨询服务。     毕瑞进一步强调:“中国已经成为全球最重要的电子市场之一。Cadence在中国的投资在为中国经济发展推波助澜的同时,还将使我们和我们的客户从中获益,把我们和遍布世界各地的客户与中国联系起来。”     Cadence在中国大陆共设立了四个办事处,分别位于北京、上海、成都和深圳,并建立了在华的独资公司——北京益华电子科技公司。

    时间:2004-12-20 关键词: cadence 软件

  • Cadence和教育部签定备忘录建立IC设计人才基地

        Cadence Design Systems, Inc.  与中华人民共和国教育部签订划时代的合作备忘录,发展中国第一个国家IC设计培训计划。具有划时代意义的备忘录规划出中国国家IC设计人才培养项目的框架。该计划最初主要集中在中国9所顶级大学。Cadence将提供广泛的支持,包括IC设计、EDA课程,以及合作开发的设计项目。     Cadence总裁兼首席执行官毕瑞(Ray Bingham)对此表示:"作为全球IC设计的领导者,我们非常自豪中国政府选择了Cadence来帮助中国打下坚实的基础。我们特别感到荣幸的是,中国政府选择Cadence作为提供EDA技术和培训的主要合作伙伴。Cadence与中国教育部达成这样一个共识,培养IC人才将最终有助于我们发展中国市场,巩固我们在国内的领导地位。"     教育部选择以下9所大学参与培养计划:北京大学、清华大学、复旦大学、上海交通大学、东南大学、浙江大学、华中科技大学、西安电子科技大学和成都电子科技大学。Cadence将和每所大学直接制定计划的详细内容。教育部的目标是每所大学每年培养300名硕士和博士水平的学生。

    时间:2004-12-21 关键词: cadence 基地 ic设计

  • Tensilica在90纳米下对Synopsys和Cadence支持

    Tensilica公司宣布增加了其自动可配置处理器内核的设计方法学以面对90纳米工艺下普通集成电路设计的挑战。这些增加支持Cadence公司和Synosys公司的工具的最新能力,包括自动生成物理设计流程脚本,这些脚本可以大幅降低功耗,自动输入用户定义的功耗结构以及支持串绕分析。 “90纳米设计代表了IC设计工程师所面临的最重要的新挑战,”Tensilica公司市场副总裁Steve Roddy指出,“通过针对同级别最佳(best-in-class)的设计工具进行的脚本开发的自动化,我们可以加速客户设计的面市”。   迎接90纳米的挑战 90纳米硅工艺的一个巨大挑战是动态功耗上升的非常显著。为此,Tensilica公司利用Synopsys公司的Power Compiler™的低功耗优化能力,同时在Xtensa LX内核和所有设计者自定义的扩展功能中自动的插入精细度时钟门控,从而降低动态功耗。 另一个90纳米硅工艺带来的挑战是电源轨(power rails)上大幅度的电压降(IR drop)。新的自动生成的Xtensa布线脚本可以自动的将设计者自定义的功耗结构输入到布线工具中去。 互连线的寄生效应是第三个90纳米硅工艺的挑战。决定所有深亚微米技术的信号延迟的互连线,受到布线寄生效应的严重影响。所以,互连线模型的精确性是一个关键的输入。新的可自动生成的Xtensa 处理器布线脚本也可以自动的将电气参数从特定工具的工艺文件输入到更好的寄生效应模型中。 串绕的避免和时钟歪斜/插入是90纳米工艺下关键的设计要求。Tensilica公司的新脚本能够自动的支持Cadence公司用来做串绕分析的CeltIC工具。在Synopsys公司的Astro和Cadence公司SoC Encounter工具中的布图布线工具中,Tensilica公司的新脚本通过使用“有用歪斜模式(useful skew modes)”来实现可达到的最大时钟速率。   对新的Cadence和Synopsys工具的支持 Tensilica公司与Synopsys公司和Cadence公司密切合作以支持他们新一代90纳米工艺下的设计工具。下表中Synopsys公司的 Galaxy™ Design Platform和Cadence公司的工具全部是Tensilica设计方法学支持的工具:       IC 设计步骤 工具支持 逻辑综合 Synopsys Design Compiler®, Synopsys Power Compiler   物理实现 Synopsys Physical Compiler®, Synopsys Astro, Cadence SOC Encounter, Cadence NanoRoute™   寄生参数提取 Cadence Fire & Ice® QX   静态时序分析(Timing sign off) Synopsys PrimeTime   信号完整性分析 Cadence CeltIC   可测性设计 Synopsys DFT Compiler, Synopsys TetraMAX ® ATPG     Tensilica可以自动生成Xtensa处理器内核的综合和实现脚本,这些脚本可以自动的完成每个Xtensa V和Xtensa LX处理器内核的配置。它们完全了解Xtensa的层级结构,支持全部设计者自定义的TIE(Tensilica指令扩展)语言扩展。 自动化脚本甚至支持需要多个时钟周期来执行的定制指令。逻辑依赖性自动被分组,从而在时序优化时,逻辑结构可以被重组。Tensilica采用从底至上(bottoms-up)的方法,并在顶层采取多路径(multiple passes)来生成脚本,这些过程不需要用户额外的修改,然而高级SoC设计者可以自由的修改和扩展这些脚本来满足公司特定的物理设计规则要求或者目标。 Cadence公司的Encounter工具协助Tensilica公司利用自动生成的脚本改善了90纳米的设计流程,增加了效率,” Cadence公司的负责Tensilica项目组的产品市场副总裁Eric Filseth说,“这将使我们双方的客户能够更快更有效率的针对他们的应用来优化基于Xtensa的设计。” “Tensilica认识到并与Synopsys公司合作致力于90纳米技术带来的挑战,”Synopsys公司策略联盟主管Lonne Fiance说,“将已被90纳米技术验证了的Synopsys公司的Galaxy设计平台与Tensilica公司的自动生成的综合和实现脚本相结合,为Tensilica公司的客户提供了在前沿工艺下设计定制处理器的最快途径。”

    时间:2006-01-12 关键词: cadence synopsys tensilica 纳米

  • Cadence收购Invarium巩固DFM核心技术

    Cadence近日宣布已收购总部位于圣荷塞的Invarium公司——一家开发先进的光学模型和图形综合技术的企业。Invarium的图形综合性能使针对45纳米及以下工艺技术的设计具有出色的图形分辨率和更快的成品率增长。这次收购针对功能性和参数化成品率提升创建了业界领先的DFM解决方案,可实现先进工艺尺寸设计制造性效应的预防、侦测、纠正及优化。 “Invarium从版图到光照的解决方案正在被先进工艺节点的定制和存储设计制造商使用,他们要求最高水平的精确性和最广的工艺跨度。”Invarium公司总裁兼首席执行官Roy Prasad表示,“Invarium的制造技术增强了Cadence设计方面DFM的领先地位,使我们可以为全球客户提供全面的DFM解决方案,从设计实现到芯片签收和制造。” Invarium特长的专业技能领域是图形综合技术的开发,能够以业界领先的速度实现出色的光掩膜设计和工艺优化,包含从掩膜制作、到光刻和蚀刻的整个制造工艺流程。 “在45纳米及以下,半导体行业正面临新的一系列图形方面的挑战,包括双重图形、可印刷性和特色功能的缩放比例,以及错误所留余地变得极其微小等。”Cadence产品与技术部门执行副总裁Jim Miller表示,“收购Invarium将增强Cadence正面解决这些挑战的能力。” 对Invarium的收购于7月10日完成。协议的具体条款尚未公布。

    时间:2007-07-17 关键词: cadence 收购 dfm invarium

  • Cadence收购Clear Shape 扩充DFM开发实力

    Cadence Design Systems Inc.日前收购了可制造性设计(DFM)技术公司Clear Shape Technologies Inc.。此举扩充了Cadence在DFM上的开发力度。据Cadence称,传统的DFM光刻分析产品运行起来需要几天甚至几周的时间。 Clear Shape致力于开发一个验证平台,使设计者可以控制并优化系统制造过程中发生的参量变化和致命的影响。Clear Shape的产品主要面向使用90纳米节点以下的设计者,帮助他们完成单元、定制模拟电路、IP和库的设计。 据悉,Clear Shape是由Intel Capital和KLA-Tencor Corp.的投资子公司KT Ventures共同投资的。此次收购已经在8月15日完成,协议的条款未被公布。

    时间:2007-08-22 关键词: cadence dfm clear shape

  • Cadence宣布放弃16亿美元收购Mentor计划

    Cadence日前宣布撤回16亿美元收购Mentor Graphics的计划。Cadence称,Mentor未能和Cadence合作,迫使Cadence放弃了收购计划。然而,Mentor称该说法与Cadence近期发布的声明以及双方的沟通不一致。 6月,Cadence就曾向Mentor董事会提出以16美元每股的价格现金收购Mentor,但Mentor予以拒绝。 Cadence发布声明,称Mentor仍拒绝收购提议。“这对Mentor Graphics的股东来说很遗憾,尽管这一计划能产生良好的效应,为双方创造价值,但Mentor董事会和管理层不是很愿意。”Cadence在声明中说道。

    时间:2008-08-19 关键词: cadence 收购 mentor

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