当前位置:首页 > Cadence
  • Cadence 试产FinFET制程14nm测试晶片

    Cadence近日宣布,运用IBM FinFET制程技术所设计的 ARM Cortex-M0 处理器14nm测试晶片已投入试产。成功投产14nmSOI FinFET 技术归功于三家厂商携手建立的生态体系,在以 FinFET 为基础的 14nm设计流程中,克服从设计到制造的各种新挑战。 14nm生态系统与晶片是ARM、Cadence与IBM合作在14nm以上的先进制程开发系统晶片(SoCs)之多年期协议的重大里程碑。运用FinFET技术的14nm设计SoC实现了大幅减少耗电的承诺。 “这个晶片代表着先进制程技术的重大里程碑,这是三家公司的专家们通力协作的成果。”Cadence益华电脑晶片实现事业群资深副总裁徐季平表示:“FinFET设计为设计社群提供了重大的优势,但也需要先进晶圆厂、IP与EDA技术的支持,以克服可观的挑战。Cadence、IBM与ARM通力合作克服了这些挑战,也为各种生产设计而发展出能够支援14nmFinFET开发的生态系统。” 这个晶片之所以开发,是为了要验证14nm设计专属基础IP的建构基块。除了ARM处理器、SRAM记忆体区块之外,还包含了其他区块,为以FinFET为基础的ARM Artisan实体IP的基础IP开发工作提供不可或缺的特性资料。 每当SoC往更小的面积进行设计时,就会带来新的挑战,这些挑战需要SoC设计产业链中的领导厂商通力合作,一起来解决。”ARM副总裁暨实体IP事业部总经理Dipesh Patel表示:“在14nm的设计上,多数的挑战来自于FinFET技术,而我们与Cadence和IBM的合作就是专注于实现14nmFinFET技术在设计与经济成本上的可行性,克服这些挑战。」 ARM设计工程师们运用建立在IBM的绝缘层上覆矽(silicon-on-insulator,SOI)技术之上的14nmFinFET技术的ARM Cortex-M0处理器,提供最佳的效能/功耗组合。采用周延的14nm双重曝光与FinFET支援方法,搭配使用Cadence技术的工程人员来设计FinFET 3D电晶体晶片。 “这次14nm测试晶片试产是我们在SOI上运用内建的电介质隔离功能,而在FinFET取得的重大进展。”IBM半导体研发中心副总裁Gary Patton表示:“事实上,Cadence与ARM在设计解决方案上协同作业,将这个以IBM的FinFET技术为基础的测试晶片投入试产。我们仍将继续合作,在14nm以上兑现全空乏型(fully depleted) SOI FinFET装置的卓越功耗、效能与变异性控制的承诺。” 为了成功,工程师们必须要有14nm与FinFET规则台(rule decks)以及更佳的时序分析的支援。这个晶片是运用Cadence Encounter Digital Implementation (EDI)系统而设计实现的,具备运用Cadence Virtuoso工具而设计的ARM 8-track 14nmFinFET标准单元库。EDI系统提供按照以FinFET为基础的14nmDRC规则执行设计实现所需的先进数位功能,并纳入全新GigaOpt最佳化技术,享受FinFET技术所提供的功耗与效能优势。此外,这个解决方案也运用通过生产验正的双重曝光更正设计实现功能。Encounter Power System、Encounter Timing System与Cadence QRC Extraction提供支援14nmFinFET结构的14nm时序与电源signoff功能。

    时间:2012-11-26 关键词: cadence nm 14 finfet

  • Cadence试产14nm测试芯片

    近日,Cadence宣布,运用IBM FinFET制程技术所设计的 ARM Cortex-M0 处理器14nm测试晶片已投入试产。成功投产14nmSOI FinFET 技术归功于三家厂商携手建立的生态体系,在以 FinFET 为基础的 14nm设计流程中,克服从设计到制造的各种新挑战。14nm生态系统与晶片是ARM、Cadence与IBM合作在14nm以上的先进制程开发系统晶片(SoCs)之多年期协议的重大里程碑。运用FinFET技术的14nm设计SoC实现了大幅减少耗电的承诺。“这个晶片代表着先进制程技术的重大里程碑,这是三家公司的专家们通力协作的成果。”Cadence益华电脑晶片实现事业群资深副总裁徐季平表示:“FinFET设计为设计社群提供了重大的优势,但也需要先进晶圆厂、IP与EDA技术的支持,以克服可观的挑战。Cadence、IBM与ARM通力合作克服了这些挑战,也为各种生产设计而发展出能够支援14nmFinFET开发的生态系统。”这个晶片之所以开发,是为了要验证14nm设计专属基础IP的建构基块。除了ARM处理器、SRAM记忆体区块之外,还包含了其他区块,为以FinFET为基础的ARM Artisan实体IP的基础IP开发工作提供不可或缺的特性资料。每当SoC往更小的面积进行设计时,就会带来新的挑战,这些挑战需要SoC设计产业链中的领导厂商通力合作,一起来解决。”ARM副总裁暨实体IP事业部总经理Dipesh Patel表示:“在14nm的设计上,多数的挑战来自于FinFET技术,而我们与Cadence和IBM的合作就是专注于实现14nmFinFET技术在设计与经济成本上的可行性,克服这些挑战。」ARM设计工程师们运用建立在IBM的绝缘层上覆矽(silicon-on-insulator,SOI)技术之上的14nmFinFET技术的ARM Cortex-M0处理器,提供最佳的效能/功耗组合。采用周延的14nm双重曝光与FinFET支援方法,搭配使用Cadence技术的工程人员来设计FinFET 3D电晶体晶片。“这次14nm测试晶片试产是我们在SOI上运用内建的电介质隔离功能,而在FinFET取得的重大进展。”IBM半导体研发中心副总裁Gary Patton表示:“事实上,Cadence与ARM在设计解决方案上协同作业,将这个以IBM的FinFET技术为基础的测试晶片投入试产。我们仍将继续合作,在14nm以上兑现全空乏型(fully depleted) SOI FinFET装置的卓越功耗、效能与变异性控制的承诺。”为了成功,工程师们必须要有14nm与FinFET规则台(rule decks)以及更佳的时序分析的支援。这个晶片是运用Cadence Encounter Digital Implementation (EDI)系统而设计实现的,具备运用Cadence Virtuoso工具而设计的ARM 8-track 14nmFinFET标准单元库。EDI系统提供按照以FinFET为基础的14nmDRC规则执行设计实现所需的先进数位功能,并纳入全新GigaOpt最佳化技术,享受FinFET技术所提供的功耗与效能优势。此外,这个解决方案也运用通过生产验正的双重曝光更正设计实现功能。Encounter Power System、Encounter Timing System与Cadence QRC Extraction提供支援14nmFinFET结构的14nm时序与电源signoff功能。

    时间:2012-11-23 关键词: cadence 测试 芯片 试产

  • Cadence采用FinFET技术流片14纳米芯片

    该14纳米产品体系与芯片是ARM、Cadence与IBM之间在14纳米及以上高级工艺节点上开发系统级芯片(SoC)多年努力的重要里程碑。使用FinFET技术以14纳米标准设计的SoC能够大幅降低功耗。 “这款芯片代表了高级节点工艺技术的重要里程碑,通过三家公司多名专家的密切合作实现,”Cadence硅实现部门高级副总裁Chi-Ping Hsu说,“FinFET设计为设计者们带来了巨大的优势,不过也需要高级晶圆厂的支持,还有IP与EDA技术,以应对诸多挑战。Cadence、IBM与ARM合作解决这些难点,并开发了一个产品体系,能够支持多样化产品设计的14纳米FinFET开发。” 该芯片是设计用于检验14纳米设计基础IP的建构模块。除了ARM处理器外,SRAM存储器模块和其他模块也包含其中,提供了基于FinFET的ARM Artisan?物理IP的基础IP开发所需的描述数据。 “每次进入更小的工艺节点都会出现新的挑战,需要SoC设计产业链上的行业领袖们深入合作,”ARM物理IP部门副总裁兼总经理 Dipesh Patel说,“在14纳米设计中,很多围绕FinFET的挑战,以及我们和Cadence与IBM的合作,主要都在于结局如何让14纳米FinFET设计更可靠而有经济可行性。” ARM设计工程师采用一个ARM Cortex-M0处理器,使用基立于IBM 绝缘体上硅(SOI)技术的14纳米FinFET技术,它提供了最佳的性能/功率配置。采用全面的14纳米double patterning与FinFET支持技术,工程师可使用Cadence技术设计FinFET 3D晶体管芯片。 “此14纳米测试芯片的流片是我们用FinFET在SOI上利用其内置电解质隔离法获得的重大进展,”IBM半导体研发中心副总裁Gary Patton说,“实际上,Cadence与ARM已经在设计解决方案上进行合作,成功实现了这块基于IBM FinFET技术的测试芯片的流片。我们将继续合作,在14纳米及以上工艺全面应用的SOI FinFET设备中实现卓越的功耗、性能与多样性控制。” 为获得成功,工程师需要14纳米与FinFET规则检查的支持,以及改良的时序分析。芯片是使用Cadence Encounter Digital Implementation(EDI)系统以ARM 8-track 14纳米FinFET标准单元库实现的,该标准单元库采用Cadence Virtuoso工具进行设计。EDI系统提供了执行基于14纳米FinFET型DRC规则的设计所需的高级数字功能,并采用了全新GigaOpt优化技术,实现FinFET技术带来的功耗与性能优势。此外,该解决方案还使用完整的经过产品验证double patterning纠正实现功能。Encounter Power System、Encounter Timing System与Cadence QRC Extraction提供了14纳米时序与功率签收功能支持14纳米FinFET架构。

    时间:2012-11-19 关键词: cadence finfet 纳米芯片 流片

  • TSMC授予Cadence两项“年度合作伙伴”奖项

    TSMC授予全球电子设计创新领先企业Cadence 设计系统公司两项“年度合作伙伴”大奖,以表彰其工程师在新兴3D-IC与20纳米芯片开发领域所做出的贡献。这两个大奖包括“CoWoS设计促进与测试载体开发”以及“联合提供20纳米参考流程”--这是对其专业性、技术领先性的认可,以及表彰Cadence致力于与晶圆厂合作伙伴紧密合作,促进高级芯片设计与生产。 “TSMC的合作伙伴大奖证明了合作的力量,”Cadence硅实现部门研发高级副总裁Chi-Ping Hsu说,“通过这么多年的密切合作,我们已经能够为客户提供一种更轻松的途径,应对其在3D-IC和20纳米设计等重要领域面临的最艰巨的挑战。我们很自豪能够获得这些奖项,而真正的赢家是我们的客户。” “这些奖项是对Cadence在3D-IC与20纳米设计方面所做工程贡献的认可,”TSMC设计架构市场部高级主管Suk Lee说,“Cadence持续提供先进技术,并且与TSMC密切合作,促进半导体与系统设计的大步发展。” TSMC最近选择了Cadence?解决方案用于其20纳米设计架构。这些解决方案包括Virtuoso?定制/模拟与Encounter ?RTL-to-signoff平台。TSMC还确认采用Cadence 3D-IC技术应用于其CoWoS(chip-on-wafer-on-substrate)参考流程;两家公司开发了一款CoWoS测试载体,包括Cadence Wide I/O存储控制器与PHY IP。

    时间:2012-11-09 关键词: cadence 合作伙伴 tsmc

  • ARM AMBA协议Cadence验证IP 大幅缩短验证时间

    电子设计创新企业Cadence设计系统公司,今天宣布使用ARM AMBA协议类型的Cadence验证IP(VIP)实现多个成功验证项目,这是业界最广泛使用的AMBA协议系列验证解决方案之一。顶尖客户,包括 CEVA公司、Faraday Technology公司、以及海思(HiSilicon)已经将其验证时间从几个月缩短到几个星期,并成功实现了最尖端的ARM技术,使用对应AMBA 协议的Cadence VIP,这是该公司用于SoC验证的全面VIP目录的一部分。 Cadence一直与ARM密切合作,确保其VIP解决方案支持ARM CoreLink CCI-400 Cache Coherent Interconnect与CoreLink NIC-400 Network Interconnect,使用AMBA 4协议。这样ARM与Cadence的共同用户就可以得到一个可靠、灵活与高度差异化的验证方案,并用于ARM CoreLink互联IP。 “随着ARM合作伙伴的设计在复杂性方面逐年提高,成功检验SoC的性能成为一个至关重要的必要之举,”ARM设计促进部主管Joe Convey说,“对应ABMA协议的全面Cadence验证IP解决方案帮助我们的共同客户解决挑战的同时,采用了最新的ARM技术。ARM与 Cadence的合作帮助客户不断取得成功,便于其在新一代设计中采用我们最高级的AMBA规格,比如AXI4与AXI Coherency Extensions (ACE)。 Cadence VIP目录包含仿真的、基于断言的与加速型VIP,面向常见的AXI、AHB与APB协议。此外,Cadence VIP支持AMBA4,即AMBA系列的最新版本,它增加了5种互联协议:用于处理器之间缓存一致性的ACE;对应I/O一致性的ACE-Lite;促进性能与功耗效率最大化的AXI4;最适合FPGA实现的AXI4-Stream。基于ARM协议的SoC与IP、子系统的设计师使用Cadence提供的全范围验证IP,在设计质量与上市时间方面都实现大幅改进。 “CEVA是世界顶尖的移动、数字化家庭与网络市场的DSP内核与平台解决方案认证机构。我们特有的FIC总线提供了实现优化设计必要功能的适当平衡性,”CEVA公司市场与投资关系部主管Richard Kingston说,“对应AXI的灵活Cadence VIP让我们能够使其适应我们的独特应用,并全方位检验总线互联。这可以将我们的验证时间从6个月减少到3个星期。” Cadence致力于在推出新规格之时甚至之前就有验证IP可用,该公司与ARM合作,实现ACE规格的产品化,并支持所有ARM Cortex-A15处理器的初期客户。这种早期合作意味着ACE的主流应用者可以面向ACE使用可靠的Cadence VIP,满怀信心地进行操作。 “HiSilicon是一家ASIC与通信网络和数字媒体解决方案领先企业。提供高级多核ARM SoC给我们的客户需要领先的IC设计技术,”HiSilicon云计算部门主管Ting Lei说,“面向AXI4与ACE的Cadence VIP帮助我们快速而有效地推出无瑕疵的SoC设计。” “作为一家领先的ASIC与SIP,硅知识产权供应商,Faraday致力于帮助客户及时实现其芯片设想。我们采用Cadence VIP解决方案是因其成熟性、完善的功能与服务支持。采用这些技术后,Faraday可以为客户提供全面的SoC与IP层验证覆盖,”Faraday研发联合副总裁Ken Liao说。

    时间:2012-11-07 关键词: cadence 协议 ARM amba

  • Cadence Allegro 16.6 实现效率与实用性提升

    Cadence 设计系统公司日前宣布其Allegro 16.6 Package Designer与系统级封装(SiP)布局解决方案支持低端IC封装要求,满足新一代智能手机、平板电脑、超薄笔记本电脑的需要。Allegro 16.6 Package Designer 与 Cadence SiP Layout的新功能包括芯片置入腔体的支持,一种能提高效率的全新键合线应用模式,以及一种晶圆级芯片封装(WLCSP)功能,为IC封装设计提供业界最全面的设计与分析解决方案。 “高端与新一代IC封装设计的要求越来越高,这驱使着我们使用创新的设计工具与技术才能满足客户的需要,”Amkor的产品管理部门副总裁Choon Heung Lee说,“根据我们对Allegro Package Designer和Cadence SiP Layout的测试,我们希望Cadence的IC封装设计解决方案可以帮助我们解决高级封装设计日益严峻的挑战。” Cadence已经有能力通过Allegro工具,解决与小型/轻薄型消费电子产品IC封装有关的挑战。Allegro 16.6解决方案支持一种新的数据格式,支持腔体,实现功能改进,比如DRC与3D查看,支持芯片放置在腔体内。全新直观的键合线应用模式可通过专注于特定的焊线工艺提升产能。Cadence Allegro套件可实现高效率的WLCSP流程,可读写更简练的GDSII数据。全新的高级封装布线器基于Sigrity™技术,可大大加快封装的底层互联实现。最后,封装评估、模型提取、信号与功率完整性分析,也是基于Sigrity技术,都已经被集成到Allegro 16.6解决方案。这使得IC封装设计中需要确认及签署的分析结果更加容易和快捷。 “小型/轻薄型消费电子产品的设计挑战继续推动着Cadence顶尖封装设计工具的发展,”Cadence PCB与IC封装产品营销部主管Keith Felton说,“除了提供具有物理设计角度的IC封装解决方案,Allegro如今也允许客户分析和检验电子产品的高性能、低功耗设备。这些改进减少了设计时间,加快了上市速度。” Cadence Allegro的全新改良可实现具有更高可预测性和有效率的设计周期。此外,Allegro协同设计流程的改良可增强合作,芯片与PCB设计团队都能提高系统级的表现,降低总体系统成本。

    时间:2012-10-25 关键词: cadence 效率 allegro 16.6

  • Cadence解决方案被TSMC选为其20纳米设计架构

    Cadence设计系统公司日前宣布TSMC已选择Cadence解决方案作为其20纳米的设计架构。Cadence解决方案包括Virtuoso定制/模拟以及Encounter RTL-to-Signoff平台。 TSMC 20纳米参考流程在Encounter和Virtuoso平台上吸收了新功能和新方法,并兼顾到最新的重要布线特征、时序收敛和设计尺寸。 在定制/模拟设计方面,Virtuoso技术支持行业标准OpenAccess数据库中新的20纳米约束条件,包括G0规则、颜色感知版图的互动着色、约束驱动的预着色流程、奇数环的预防和侦测、高级Pcell对接、以及局域互联层支持。Cadence Integrated Physical Verification System是一种设计中系统,它在Virtuoso平台上集成了Cadence Physical Verification System。 数字设计方面,Encounter RTL-to-GDSII支持20纳米规则、用以进行生成即正确的布局和布线的新FlexColor双成型技术、Encounter RTL Compiler和用更短的周转时间达到更好的效果的Encounter Digital Implementation(EDI)System的GigaOpt优化。 对于签收,Cadence Encounter Timing System提供先进的波形造型和多值SPEF,以进行双造型RC提取。Cadence QRC Extraction提供DPT感知的拐角提取技术,同时支持LEF/DEF和GDSII流程。Cadence物理验证系统提供20纳米双成型和更多的DRC纠错支持,TSMC设计规则现可用于物理验证系统。Encounter Power System提供精确、基本和复杂的基于拓扑的EM规则,而Litho Physical Analyzer和Litho Electrical Analyzer已经升级为20纳米模式,以进行热点分析和修复。 总之,TSMC已采纳Cadence技术用于其定制设计参考流程,这展现了通过通用技术设置、集成的同步模拟和数字版图来设计定制和数字支持模拟电路的一种方式方法。 “Cadence专注于为我们的客户提供他们所需的技术以解决当今复杂设计中的最大难题,比如低功耗。”Cadence硅实现集团的高级副总裁Chi-Ping Hsu博士说,“我们一直同TSMC以及我们共同的客户紧密合作,开发综合解决方案,以解决20纳米的设计问题。我们的Virtuoso和Encounter 20纳米技术的独特结合,形成了统一流程,可以解决最具挑战的低功耗混合信号芯片问题。” “安装设计工具以满足20纳米需求,这是只有通过紧密合作才能完成的艰巨任务。”TSMC设计架构市场部高级主管Suk Lee说,“20纳米流程需要新的方法促使在工艺节点可用的同时,生态环境也同样可以接受这样的生产设计。我们同Cadence的合作包含了完整的混合信号和数字流程,以确保双成型需求得到实现和验证。这将有助于我们共同的客户利用这个新的工艺节点尽快得到工作芯片。”

    时间:2012-10-23 关键词: cadence 方案 tsmc 20纳米

  • Cadence世界上首款28nm工艺DDR4内存控制器试验成功

    Cadence世界上首款28nm工艺DDR4内存控制器试验成功

    Cadence Design Systems周一宣布,该公司自有知识产权的DDR4内存物理层及内存控制器电路已经在TSMC 28nm(28nm HPM及28nm HP)工艺下试验成功,这将是世界上第一款28nm工艺的DDR4内存控制器。     Cadence公司产品部门、SOC实现小组领导人Marc Greenberg宣称,我们很高兴成为第一家可提供DDR4内存控制器及物理层IP授权的公司,这一成功可以帮助我们的客户在进入下一代SOC产品时提高性能,减少功耗并降低风险。 Cadence基于DDR4标准在28nm工艺上已经尝试了多种版本的DDR物理层及控制器。官方组织JEDEC将在今年正式公布DDR4标准,与DDR3规范相比,DDR4标准预计会有超过50%的频率提升,双倍的内存容量提高以及更低的功耗,传输每bit数据时功耗减少多达40%。 Cadence的物理层家族其中包括高速DDR4物理层,预计传输速率可达DDR4-2400,可以满足下一代计算、网络、云计算以及家庭娱乐设备的需求,并与现有的DDR3及DDR3L标准保持互通性。在TSMC 28nm HPM工艺下,数字移动物理层不仅功耗更低,而且速度明显优于现有的DDR-1600、DDR-1866以及LPDDR2规范的最高速度。 总之,Cadence公司的SOC化产品在下一代移动产品设计中可以带来更快的速度,更低的功耗。

    时间:2012-09-13 关键词: cadence nm 28 ddr4

  • Cadence助力Denso大幅提升IC设计质量与效率

    Cadence设计系统公司日前宣布,汽车零部件生产商Denso公司在改用了Cadence定制/模拟与数字流程之后,在低功耗混合信号IC设计方面实现了质量与效率的大幅提升。将CadenceEncounterRTL-to-GDSII流程应用于设计的数字部分之后,Denso表示比之前采用的流程减小了10%的面积,功耗降低了20%。在设计的模拟部分,根据多次测试的数据结果,Denso使用CadenceVirtuoso定制/模拟流程(6.1版)实现了30%的效率提升,并预计在实际设计上也有相同的改进。对于Denso来说,在生产效率与成品质量方面所获得的提升效果是显著的。 “在竞争激烈的汽车电子市场,可靠性是必要的前提,”Denso电子设备商业部经理YoichiOishi最近在CDNLive!日本技术会议期间演讲时说,“我们需要改进我们的设计工具,才能在不牺牲质量的前提下实现更高的芯片开发效率。采用了CadenceEncounter和Virtuoso流程后,我们在芯片质量和产品上市时间方面都实现了我们的目标。” 为实现高级节点设计数字部分的功耗、性能与面积的改良,Denso使用EncounterRTL-to-GDSII流程,其中包含EncounterRTLCompiler用于全局综合,以及用于设计实现的EncounterDigitalImplementationSystem。在模拟部分,Denso在完整的定制/模拟流程中采用VirtuosoSchematicEditor、VirtuosoLayoutSuite以及VirtuosoAnalogDesignEnvironment,在规格驱动的多测试环境中,以灵敏度分析和电路参数优化,在整个定制布局中实现强大而中心明确的设计。 对于in-design与寄生提取签收,Denso使用了CadenceQRCExtraction,它与Virtuoso和Encounter流程紧密结合,实现更快的收敛以及迅速产品上市。从另一家供应商的技术更换为QRCExtraction之后,Denso能够消除文件界面,直接从Virtuoso的环境管理数据,实现了效率的提升与更快的产品上市时间。 “Cadence为诸如Denso这样的客户提供了完整的混合信号与低功耗设计方案-可以帮助他们改进关键指标,如功耗、性能与面积,”Cadence解决方案营销部主管QiWang说,“无论是应对高级工艺节点还是主流工艺尺寸,设计团队都可以用Cadence的流程实现具有竞争力的商业和市场目标。”

    时间:2012-09-04 关键词: cadence 助力 ic设计 denso

  • ARM和Cadence协调Cortex-A9及A15的封装设计工作

    英国ARM和美国铿腾设计系统(Cadence Design Systems)宣布,两公司在ARM处理器内核“Cortex-A”系列的封装设计(Hardening)进行了协调(铿腾英文发布资料)。Hardening是指,将不依存于特定半导体工艺的RTL(Register Transfer Level,寄存器转移级)的软IP内核应用于为特定半导体工艺优化的掩模设计。 随着半导体工艺向微细化发展,Hardening变得越来越复杂,越来越难。因此,为了使Hardening变得容易,ARM提出了追加信息(数据)的POP(Processor Optimization Package,处理器优化方案)。POP的内容因工艺及处理器内核的世代等不同而略有不同,根据此次的发布资料,POP主要由3方面组成。 (1)为特定内核及特定工艺优化的“Artisan”物理IP(电路类库,即标准单元和内存缓存配置);(2)以多种构成及设计为对象进行Hardening的结果的报告。(3)用于Hardening的多种知识,也就是布图规划、脚本、实用性及封装设计指南等。 ARM以前主要与工艺方(硅代工企业)推进POP优化,而今后还将与EDA企业积极推进此项工作。此次宣布面向铿腾的EDA工具群优化了Cortex-A的POP。其第一步就是面向铿腾的执行(RTL→GDS-II)设计用EDA工具群“Cadence Encounter”,优化了用台积电40LP工艺进行Hardening的Cortex-A9的POP。今后还将面向Cadence Encounter,优化以台积电28HPM工艺及Cortex-A15为对象的POP等。 Cadence Encounter包括逻辑合成工具“RTL Compiler”、自动配置布线工具“Encounter Digital Implementation System”、寄生参数提取工具“Cadence QRC Extraction”、时序分析工具“Encounter Timing System”,以及时钟和数据线的同时优化技术“CCOpt:Clock Concurrent Optimization”等。

    时间:2012-08-20 关键词: cadence ARM cortex-a a15

  • ARM和EDA软件商Cadence统一其对处理器设计的支持

    ARM和EDA软件商Cadence统一其对处理器设计的支持

    处理器IP授权商ARM控股有限公司和EDA软件厂商Cadence设计系统公司已经表示,他们已经在ARM的处理器优化包(POPs)与Cadence的数字设计软件Encounter的连接上达成合作关系。 这种组合产品更大的改善了基于Cortex A系列处理器核和Cadence设计系统公司的设计工具的片上系统设计的性能、功耗平衡问题。但是当与其它EDA供应商,如Synopsys公司,联系在一起时,却也未对其在POPs获得的高设计质量进行任何评论。 处理器架构与核心设计的授权处于逻辑层次的ARM公司,也提供可以用于构造特定的CMOS制造工艺的处理器的晶体管详细的实体IP。然而,这样的设计细节可能会耗费大量时间,所以最近ARM已经开始提供处理器优化包(POPs):提供的详细设计,并允许开发人员为远离参考和进行相关改变而做出的选项。由于大部分工作已经完成,因此这也提高了设计速度以及上市时间。 然而,在SoC方面,必须考虑到的一点:处理器的片上系统的设计及其优化。 Cadence和ARM 已经想出一个初始的方法:在台湾半导体制造有限公司(TSMC)的铸造间用40LP 40nm的制造工艺技术来实现Cortex-A9处理器的(包括低阈值电压)。 这次的合作正在到扩大到TSMC的28HPM过程以及包括Cortex-A9和Cortex-A15的单,双核和四核处理器。 ARM负责市场营销实体IP部门的副总裁John Heinlein说,Cadence和ARM之间的合作使其呈现出一种“更高性能和更低功耗”发展势态。

    时间:2012-08-14 关键词: cadence 软件 ARM EDA

  • Cadence PCB设计使用笔记

    一、安装: SPB15.2 CD1~3,安装1、2,第3为库,不安装 License安装: 设置环境变量lm_license_file D:Cadencelicense.dat 修改license中SERVER yyh ANY 5280为SERVER zeng ANY 5280 二、用Design Entry CIS(Capture)设计原理图 进入Design Entry CIS Studio 设置操作环境OptionsPreferencses: 颜色:colors/Print 格子:Grid Display 杂项:Miscellaneous .........常取默认值 配置设计图纸: 设定模板:OptionsDesign Template:(应用于新图) 设定当前图纸OptionsSchematic Page Properities 创建新设计 创建元件及元件库 FileNewLibrary(...Labrary1.OLB) DesignNew Part...(New Part Properties) Parts per 1/2/..(封装下元件的个数) Pakage Type:(只有一个元件时,不起作用) Homogeneous:复合封装元件中(多个元件图组成时)每个元件图都一样(default适用于标准逻辑) Heterogeneous:复合封装元件(多个元件图组成时)中使用不一样的元件图(较适用于大元件) 一个封装下多个元件图,以View ext part(previous part)切换视图 Part Numbering: Alphabetic/numeric Place(PIN...Rectangle) 建立项目FileNewProject Schematic ew page (可以多张图: 单层次电路图间,以相同名称的“电路端口连接器”off-page connector连接 层次式电路图:以方块图(层次块Hierarchical Block...)来代替实际电路的电路图,以相同名称Port的配对内层电路,内层电路之间可以多张,同单层连接 绘制原理图 放置元器件:Place 元件:Part(来自Libraries,先要添加库) 电源和地(power gnd) 连接线路 wire bus:与wire之间必须以支线连接,并以网标(net alias)对应(wire:D0,D1....D7;bus:D[0..7]) 数据总线和数据总线的引出线必须定义net alias 修改元件序号和元件值 创建分级模块(多张电路图) 平坦式(单层次)电路:各电路之间信号连接,以相同名称的off-page connector连接 层次式电路图:以方块图(层次块Hierarchical Block...)来代替实际电路的电路图,以相同名称Port的配对内层电路,内层电路之间可以多张,同单层连接 标题栏处理: 一般已有标题栏,添加:PlaceTitle Block() PCB层预处理 元件的属性 编辑元件属性 在导入PCB之前,必须正确填写元件的封装(PCB Footprint) 参数整体赋值(框住多个元件,然后Edit Properties) 分类属性编辑 Edit PropertiesNew ColumnClass:IC(IC,IO,Discrete三类,在PCB中分类放置) 放置定义房间(Room) Edit PropertiesNew ColumnRoom 添加文本和图像 添加文本、位图(Place...) 原理图绘制的后续处理(切换到项目管理器窗口,选中*.DSN文件,然后进行后处理————DRC检查、生成网表及元器件清单) 设计规则检查(ToolsDesign Rules Check...) Design Rules Check scope(范围):entire(全部)/selection(所选) Mode(模式): occurences(事件:在同一绘图页内同一实体出现多次的实体电路) instance(实体:绘图页内的元件符号) 如一复杂层次电路,某子方块电路重复使用3次,就形成3次事件;子方块电路内本身的元件则是实体。 Action(动作):check design rules/delete DRC Report(报告): Create DRC markers for warn(在错误之处放置警告标记) Check hierarchical port connection(层次式端口连接) Check off-page connector connection(平坦式端口连接) Report identical part referenves(检查重复的元件序号) Report invalid package (检查无效的封装) Report hierarchical ports and off-page connector(列出port和off-page 连接) Check unconnected net Check SDT compatible Report all net names View output ERC Matrix 元件自动编号(ToolsAnnotate) scope:Update entire design/selection Action; Incremental/unconfitional reference update reset part reference to "?" Add/delete Intersheet Reference(在分页图纸的端口的序号加上/删除图纸的编号) Combined property Reset reference numbers to begin at 1 each page Do not change the page number 自动更新器件或网络的属性(ToolsUpdate Properties...) scope:Update entire design/selection Action: use case inseneitive compares convert the update property to uppercase ynconditionally update the property Do not change updated properties visibility 三、Allegro的属性设定 Allegro界面介绍: Option(选项):显示正在使用的命令。 Find(选取) Design Object Find Filter选项: Groups(将1个或多个元件设定为同一组群) Comps(带有元件序号的Allegro元件) Symbols(所有电路板中的Allegro元件) Functions(一组元件中的一个元件) Nets(一条导线) Pins(元件的管脚) Vias(过孔或贯穿孔) Clines(具有电气特性的线段:导线到导线;导线到过孔;过孔到过孔) Lines(具有电气特性的线段:如元件外框) Shapes(任意多边形) Voids(任意多边形的挖空部分) Cline Segs(在clines中一条没有拐弯的导线) Other Segs(在line中一条没有拐弯的导线) Figures(图形符号) DRC errors(违反设计规则的位置及相关信息) Text(文字) Ratsnets(飞线) Rat Ts(T型飞线) Find By Name选项 类型选择:Net网络;Symbol符号;Devtype设备类型;Property属性;Group分组 类别选择:Name(在左下角填入)元件名称;List列表;Objecttype Visiblity(层面显示) View栏 Conductors栏:针对所有走线层做开和关 Planes栏:针对所有电源/地层做开和关 Etch栏:走线 Pin栏:元件管脚 Via栏:过孔 Drc栏:错误标示 All栏:所有层面和标示 定制Allegro环境 文件类型: .brd(普通的电路板文件) .dra(Symbols或Pad的可编辑保存文件) .pad(Padstack文件,在做symbol时可以直接调用) .psm(Library文件,保存一般元件) .osm(Library文件,保存由图框及图文件说明组成的元件) .bsm(Library文件,保存由板外框及螺丝孔组成的元件) .fsm(Library文件,保存特殊图形元件,仅用于建立Padstack的Thermal Relief) .ssm(Library文件,保存特殊外形元件,仅用于建立特殊外形的Padstack) .mdd(Library文件,保存module definition) .tap(输出的包含NC drill数据的文件) .scr(Script和macro文件) .art(输出底片文件) .log(输出的一些临时信息文件) .color(view层面切换文件) .jrl(记录操作Allegro的事件的文件) 设定Drawing Size(setupDrawing size....) 设定Drawing Options(setupDrawing option....) status:on-line DRC(随时执行DRC) Default symbol height Display: Enhanced Display Mode: Display drill holes:显示钻孔的实际大小 Filled pads:将via 和pin由中空改为填满 Cline endcaps:导线拐弯处的平滑 Thermal pads:显示Negative Layer的pin/via的散热十字孔 设定Text Size(setupText Size....) 设定格子(setup grids...) Grids on:显示格子 Non-Etch:非走线层 All Etch:走线层 Top:顶层 Bottom:底层 设定Subclasses选项(setupsubclasses...) 添加删除 Layer New Subclass.. 设定B/Bvia(setupViasDefine B/Bvia...) 设定工具栏 同其他工具, 元件的基本操作 元件的移动:(EditMoveOptions...) Ripup etch:移动时显示飞线 Stretch etch:移动时不显示飞线 元件的旋转:(EditSpinFindSymbol) 元件的删除:(EditDelete) 信号线的基本操作: 更改信号线的宽度(EditChangeFindClines)optionlinewidth 删除信号线(EditDelete) 改变信号线的拐角(EditVertex) 删除信号线的拐角(EditDelete Vertex) 显示详细信息: 编辑窗口控制菜: 常用元件属性(Hard_Location/Fixed) 常用信号线的属性 一般属性: NO_RAT;去掉飞线 长度属性:propagation_delay 等长属性:relative_propagation+delay 差分对属性:differential pair 设定元件属性(EditProperities) 元件加入Fixed属性:(EditProperitiesfindcomps..) 设置(删除)信号线:Min_Line_width:(EditProperitiesfind ets) 设定差分对属性:setupElectrical constraint spread sheetNet outingdifferential pair 四、高速PCB设计知识(略) 五、建立元件库: 通孔焊盘的设计: 1、定义:类型Through,中间层(fixed),钻孔Drill/slot(圆形,内壁镀锡plated,尺寸) 2、层的定义:BEGIN Layer(Top)层:REGULAR-PAD < THERMAL-PAD = ANTI-PAD END LAYER(同BEGIN,常用copy begin layer, then paste it) TOP SOLDERMASK:只定义REGULAR-PAD ,大于(Begin layer层regular-pad,约为1.1~1.2倍) BOTTOM SOLDERMASK(同Top soldermask,常用Top soldermask, then paste it) 例1 //--------------------------------------------------------------------------------------- Padstack Name: PAD62SQ32D *Type: Through *Internal pads: Fixed *Units: MILS Decimal places: 4 Layer Name Geometry Width Height Offset (X/Y) Flash Name Shape Name ------------------------------------------------------------------------------------------------------------------ *BEGIN LAYER *REGULAR-PAD Square 62.0000 62.0000 0.0000/0.0000 *THERMAL-PAD Circle 90.0000 90.0000 0.0000/0.0000 *ANTI-PAD Circle 90.0000 90.0000 0.0000/0.0000 *END LAYER(同BEGIN,常用copy paste) DEFAULT INTERNAL(Not Defined ) *TOP SOLDERMASK *REGULAR-PAD Square *75.0000 75.0000 0.0000/0.0000 *BOTTOM SOLDER MASK *REGULAR-PAD Square *75.0000 75.0000 0.0000/0.0000 TOP PASTEMASK(Not Defined ) BOTTOM PASTEMASK(Not Defined ) TOP FILMMASK(Not Defined ) BOTTOM FILMMASK(Not Defined ) NCDRILL 32.0000 Circle-Drill Plated Tolerance: +0.0000/-0.0000 Offset: 0.0000/0.0000 DRILL SYMBOL Square 10.0000 10.0000 ---------------------------------------------- 表贴焊盘的设计: 1、定义,类型single,中间层(option),钻孔(圆形,内壁镀锡plated,尺寸一定为0) 2、层的定义:BEGIN Layer(Top)层:只定义REGULAR-PAD TOP SOLDERMASK:只定义REGULAR-PAD ,大于(Begin layer层regular-pad,约为1.1~1.2倍) 例2 ------------------------------------------------ Padstack Name: SMD86REC330 *Type: Single *Internal pads: Optional *Units: MILS Decimal places: 0 Layer Name Geometry Width Height Offset (X/Y) Flash Name Shape Name ------------------------------------------------------------------------------------------------------------------ *BEGIN LAYER *REGULAR-PAD Rectangle 86 330 0/0 THERMAL-PAD Not Defined ANTI-PAD Not Defined END LAYER(Not Defined ) DEFAULT INTERNAL(Not Defined ) *TOP SOLDERMASK *REGULAR-PAD Rectangle 100 360 0/0 BOTTOM SOLDERMASK(Not Defined ) TOP PASTEMASK(Not Defined ) BOTTOM PASTEMASK(Not Defined ) TOP FILMMASK(Not Defined ) BOTTOM FILMMASK(Not Defined ) NCDRILL(Not Defined ) DRILL SYMBOL Not Defined 0 0 ------------------------------------------ 手工建立元件(主要包含四项:PIN;Geometry:SilkScreen/Assembly;Areas:Boundary/Height;RefDes:SilkScreen/Display) 注意:元件应放置在坐标中心位置,即(0,0) 1、File ew..package symbol 2、设定绘图区域:SetupDrawing size...Drawing parameter... 3、添加pin:选择padstack ,放置,右排时改变text offset(缺省为-100,改为100)置右边 4、添加元件外形:(Geometery) *丝印层Silkscreen:AddLine(OptionActive:package geometery;subclass:silkscreen_top) *装配外框Assembly:AddLine(OptionActive:package geometery;subclass:Assembly_top) 5、添加元件范围和高度:(Areas) *元件范围Boundary:SetupAreaspackage boundary....Add Line(OptionActive Class:Package geometry;subclass:Package_bound_top) *元件高度Height:SetupAreaspackage Height....Add Line(OptionActive Class:Package geometry;subclass:Package_bound_top) 6、添加封装标志:(RefDes)LayoutLabelsResDs...) *底片用封装序号(ResDes For Artwork):Pin1附近(...RefDes:Silkscreen_Top) *摆放用封装序号(ResDes For Placement):封装中心附近(...RefDes:Display_Top) *封装中心点(Body center):指定封装中心位置(AddTextPackage Geometery:Boby_centre) 7、建立Symbol文件:FileCreate Symbol 利用向导建立 五、建立电路板 1、建立Mechanical Symbol(FileNew...mechanical symbol) 绘制外框(outline):OptionsBoard geometry:outline 添加定位孔:Optionspadstack 倾斜拐角:(dimensionchamfer) 尺寸标注:ManfactureDimension/DraftParameters... 设定走线区域:shapepolygon...option oute keepin:all 设置摆放元件区域:Editz-copy shape...optionspackage keepin:all;size:50.00;offset:xx 设置不可摆放元件区域:setupareaspackage keepout....optionspackage keepout:top 设定不可走线区域:setupareas oute keepout....options oute keepout:top 保存(Filesave:xx.dra) 六、建立电路板(FileNew...oard) 1、建立文件 放置外框Mechanical symbols和PCB标志文件Fomat symbols:PlaceManually...placement listMechanical symbols。 放置定位孔元件:PlaceManually...placement listMechanical symbols。(同前一种效果) 放置光学定位元件 设置工作grid 设定摆放区间(AddRectangle: optionsBoard Geometry;Top Room 设定预设DRC值:SetupConstraints... 设定预设贯穿孔(via) 增加走线内层:setupsubclass... DRC as photo Film Type:Positive正片形式,对应Layer type为Conductor;negative:负片对应Layer type为Plane 2、保存电路板文件 3、读入Netlist:FileImportLogic... 七、设置约束规则 1、Allegro中设置约束规则(SetupConstraints..)Spacing Rules和 Physical Rules 2、设置默认规范...setconstraintsset standard value 3、设置和赋值高级间距规范 : 设定间距规范值:set value 设定间距的Type属性:EditProperties ets....D6/8,同组间距为6;与其他信号线间距为8mil 添加规范值set valueadd... 4、设置和赋值高级物理规范 :(基本同上) 设定物理规范值: 5、建立设计规范的检查(setup constraits... ) 八、布局 1、手动摆放元件:Placemanually...... 查看元件属性:DisplayElemant;;FindComps;单击要查看属性的元件 2、自动摆放元件:PlaceQuick Place...... 3、随机摆放:EditMove... 4、自动布局:Place auto Place 网格:Top Grid.. 设置元件进行自动布局的属性:EditProperties Find ..more.. 5、设定Room: 设定Room:add ectangle;optionsoard geometry op room 给Room定义名字;Add ext;optionsoard geometry op room 定义该Room所限制的特性和定义某些元件必须放置在该Room中: 定义Room所限制的特性:EditProperties;选中Room;Edit properties;Room_type=hard(指定room的元件必须放Room中) 定义放入Room中的元件:Editproperties;Finf...more...Room=... 6、摆放调整(Move、Mirror、Spin) 7、交换(swap)(配合原理图使用,比较少用) 8、未摆放元件报表(ToolReport...) 9、已摆放元件报表(ToolReport...) 九、原理图与Allegro交互参考 1、原理图交互参考的设置方法 Capture中元件属性PCB FootPrint输入Allegro可识别的元件封装; 2、Capture与Allegro的交互 Capture:ToolsCreate netlist.... AllegrplaceManually; Capture:OptionPreferences...MiscellaueousEnable Intertool communication Capture和Allegro的交互操作: Allegro:DisplayHighLight;对应Capture中元件高亮 Capture:选中元件右键Allegro select;对应Allegro选中其封装; Capture修改原理图:**.dsnCreate Netlist...Create or Update Allegro BoardInput Board;Output Board 10、建立电源与接地层 添加层:SetupSubclass...EtchLayout Cross section(...) Top/Bottom;CopperConductorTop/BottonPositive FR-4:Dielectric VCC/GND:CopperPlaneVCC/GNDNegative 铺设VCC层面:AddLine;OptionsetchVcc ;shapecompose shapevcc plane;单击外框,系统自动添加VCC平面 也可以使用Shape add rectangle;注意指定net;以替换 dummy net 铺设GND层面: 电源层分割的问题:使用Shape Void rectangle隔开plane 然后在这里添加另一电源层平面,注意指定net;以替换 dummy net.

    时间:2012-08-06 关键词: cadence PCB 使用笔记

  • Cadence PCB设计仿真技术介绍

    Cadence PCB设计仿真技术提供了一个全功能的模拟仿真器,并支持数字元件帮助解决几乎所有的设计挑战,从高频系统到低功耗IC设计,这个强大的仿真引擎可以容易地同各个Cadence PCB原理图输入工具结合,加速了上市时间并控制了运作成本,它交互式,易于使用的图形用户界面可提供对设计过程的完全控制,来自多家厂商的模型支持,内置数学函数和行为建模技术等资源的可用性促成了高效的设计过程,在仿真器之上建立先进的分析特性,敏感性, 蒙特卡洛, 应力分析和带有多个引擎的优化器,改善了设计性能,成本效益和可靠性。 Cadence PCB设计仿真技术可以在以下产品中获取: . Cadence allegro. aMS Simulator . Cadence PSpice. simulation Cadence PSpice仿真 该产品与allegro design entry HdL和Cadence OrCad. Capture紧密集成,同时该仿真技术也可以在强大的协同仿真环境,SLPS,中与MathWorks的MaTLaB Simulink软件包连接,见图1。    优点 . 改善大型设计的仿真次数,可靠性和收敛 . 通过整合的模拟和事件驱动的数字仿真既提高了速度,又无需牺牲准确性 . 利用基本直流,交流,噪声和瞬态分析来探测电路行为 . 允许使用SLPS进行实际电气设计的系统级接口的测试 . 超过20,000个模拟和混合信号模型库供选择 . 允许模拟和数字信号的自动识别,并应用到模拟到数字和数字到模拟接口 . 在付诸硬件实施之前使用假设的理念来CADENCE PCB设计仿真 混合模拟/数字仿真 集成的模拟和事件驱动数字仿真提高了速度而无需牺牲精确性,单独的图形化波形分析器在同一时间轴上显示混合模拟和数字仿真的结果,数字功能支持5种逻辑电平和64种强度,由负载而定的延迟,以及hazard/race检查, allegro aMS Simulator 和PSpice仿真还具有针对数字门和约束检查,如setup和hold时序的传播建模特性, 模拟分析 使用直流,交流,噪声,瞬态,参数扫描,蒙特卡洛和直流敏感性分析探测电路行为,allegro aMS Simulator和PSpice技术包含若干交互仿真控制器和两个仿真解算器。 图形结果和数据显示 Probe Windows允许用户从扩展的一组数学函数中进行选择,用于仿真输出变量, 通过在原理图内直接将标记放置在所希望的管脚,网络,和零件上,设计师可以创建绘图窗口模板并用它们容易地进行复杂的量测, 使用内置的量测函数和定制量测的创建, 该工具还可以帮用户测量电路的性能特征,为显示数据,附加的功能允许进行电路电压,电流和功耗的实际和复杂函数绘图,包括用于幅值和相位裕度的Bodé图及用于小信号特征的导数,见图2。    寻求设计的关系 . 使用优化器优化电路性能 . 使用数学表达式,函数和行为器件替代和仿真复杂电路的功能模块, . 使用应力分析并通过使用蒙特卡洛分析观察组件成品率,确定哪个组件受载过大,   特性 Cadence的PCB设计仿真技术与Cadence的从前端到后端PCB设计流程无缝集成,使用于仿真和PCB设计的单独,统一的设计环境的实现成为可能。 设计输入和编辑 使用Cadence原理图设计输入技术,可从超过18,000个符号和模型的库中选择以进行设计仿真,它提供许多特性,使得原理图输入和模拟仿真设计变得容易,这两项集成都包括一键仿真和交叉探测和许多其他的仿真工具。 激励创建 使用可参数化描述的内置函数或用鼠标手绘分段线性,PWL,信号来创建任意形状的激励,为信号,时钟和总线创建数字激励,单击并拖动以引入和移动转换。 电路仿真 用户可以很容易地建立和运行仿真,然后从Probe交叉探测仿真结果,Probe是一个业界标准的波形观察器,对多种仿真profile的支持使用户可以在同一原理图上调用并运行不同的仿真,仿真偏置结果可以在原理图上直接进行观察,包括节点电压,器件功率计算,管脚和支路电流,对检查点重启的支持,允许设计师在同一电路以很少的改变进行多次仿真时,减少仿真的次数。 MOdeLS模型 内含大量不同的精确内部模型,它通常有温度效应,为仿真添加了灵活性,模型有R,L,C和二极管,以及, . 内置IGBT . 七种MOSFeT模型,包括业界标准的BSIM3v3.2和新的eKV 2.6模型 . 五种GaasFeT模型,包括Parker-Skellern 和 TriQuint TOM-2,TOM-3模型 . 非线性 磁性模型,具备饱和与磁滞现象 . 整合了延迟,反射,损失,散射和串扰的传输线性模型. 数字原件,包括带有模拟I/O模型的双向 传输门 . 两种电池模型,允许对放电周期和运行条件进行精确仿真器件方程开发包,dedK,允许新的内部模型方程的实现,这些方程可以同allegro aMS Simulator和PSpice仿真一起使用。 模型库 用户可以从北美,日本,欧洲生产的超过18,000种模拟和混合信号器件模型, 及超过4,500种BJT,JFeT,MOSFeT, IGBT,SCR,磁芯和螺线管,功率二极管和桥接器,运算放大器,光电耦合器,调节器, PWM控制器,乘法器,定时器和采样保持器等参数化的模型中进行选择。 模型编辑 可以很容易地抽取所支持器件类型的模型,只需输入器件技术资料中要求的数据。 行为建模 功能模块使用数学表达式和函数进行描述,允许设计师充分利用一整套数学运算器,非线性函数和滤波器,电路行为可以在时域或频域使用公式,包括拉普拉斯变换,或查找表进行定义,错误和警告信息可以在不同条件下进行指定,用户可以容易地选择在一个层级中已被传递到子电路的参数,并将它们插入传递函数中,新的行为功能包括in(x), exp(x),sqrt(x)等数学函数。 磁性零件编辑 磁性零件编辑器可以帮助设计师解决手工设计变压器时遇到的问题,用户可以设计磁性变压器和直流电感,并为可用于allegro aMS仿真器电路的变压器和电感生成仿真模型,磁性零件编辑器还允许设计师生成制造变压器或感应器所需的数据, 设计过程完成后由Magdesigner生成的制造商报告,包含了厂商生产商用变压器所需的全部数据。 加密 加密特性允许使用56位deS算法对模型进行加密。 SLPS Cadence仿真技术和MathWorks的MaTLaB Simul ink软件包将两个业界领先的仿真工具集成在一个强大的协同仿真环境,SLPS,Simulink是一个用于多域仿真和基于模型的动态系统设计平,SLPS集成允许设计师完成包含真实组件实际电气模型的系统级仿真,设计和集成问题可以在设计过程更早的时期发现,减少了电路设计所需的原型数量,SLPS集成还可使机电系统,如控制模块,传感器及电源转换器,的设计师完成集成系统和电路仿真,见图3。   检查点重启 该特性允许设计师在不同时间点保存仿真状态,然后从任意仿真状态重新启动仿真,从而节约了时间,在从前面记录过的时间状态重启仿真之前,设计师可以修改仿真设置和设计参数。 自动收敛选项 该选项使仿真器自动改变收敛的容差限制,以完成设计收敛,设计师可以使用该选项获得收敛,然后通过进一步修改仿真器选项对仿真进行微调,对于电源电子设计,推荐该选项。 高级分析功能 使用高级的分析功能,设计师可以自动地优化电路性能,敏感性分析,优化, Smoke,应力分析,和蒙特卡洛,成品率分析,这四项重要功能,使工程师们可以创建设计的虚拟原型并自动优化电路性能,可以同时处理多个仿真profile间的测量。 敏感性 通过检查各组件本身及与其他组件相比时组件对电路行为的影响,敏感性选项可以识别哪些组件参数对完成电路性能的目标是关键的,它允许设计师识别敏感性组件并将它们导出至优化器,以微调电路行为。 优化器 优化器可以分析模拟电路和系统,比反复迭代测试更快地对设计进行微调,它有助于发现最佳组件值以满足性能目标和约束,设计师可以使用优化器来提升设计性能,为满足新的规范更新设计,为自顶向下设计和模型生成优化行为模型,并调整电路以满足量测或曲线形式的已知结果, 该优化器包括四个引擎,最小二乘二次方,LSQ,引擎,修正的LSQ引擎,随机引擎和离散引擎。 SMOKe Smoke选项可以对电能耗散,连接点温度增加,二次崩溃,或电压/电流限制违例引起受压的部件做出预警,经过一定时间, 这些部件可能导致电路失败,设计师可以用Smoke将电路仿真结果和部件的安全运行限制进行对比,如果超过限制,Smoke 就可以识别问题参数,使用Smoke分析还可用于创建,修改和配置供使用的decrate 文件,见图4。   蒙特卡洛 当零件值在它们的容许范围内变化时,蒙特卡洛可以在统计上预测电路的行为,蒙特卡洛还可以计算成品率,这可以用于大规模制造的预测,使用蒙特卡洛可用于根据规格计算成品率,计算统计数据,以概率密度直方图的形式显示结果,以及以累计分布图形式显示结果。 参数化扫描器 电路一经创建和仿真,参数化扫描器即被用于扫描多种参数,任意数量的设计和模型参数,的任意组合,都可以进行扫描, 结果以表格或图的形式进行查看 ,设计师可使用参数化扫描器扫描器件/模型参数, 以电子表格形式显示扫描结果,在探测界面分配量测结果,及评估分析之后的结果。

    时间:2012-07-29 关键词: cadence PCB 仿真技术

  • 富士通采用Cadence签收解决方案应用于最新参考设计流程

    Cadence设计系统公司(NASDAQ: CDNS),日前宣布富士通半导体有限公司已经采用Cadence Encounter Timing System(ETS)进行时序签收,此前富士通半导体集团公司旗下的富士通半导体和富士通VLSI有限公司的工程师们完成了一系列ASIC/ASSP和SoC设计的全面对比。使用Cadence的技术,富士通半导体表示99%的hold violation问题可通过ECO流程在一个周期内解决。此外,对于setup time的影响可以忽略不计,比起其他供应商的签收产品,还实现了更好的可布线性。Cadence ETS为设计流程、ECO和最终签收提供了全面的物理感知的多模式、多边际(MMMC)分析。 时序签收收敛正在成为一个越来越重要的瓶颈,因为分析所需的模式和边际种类在增加,实现与签收时序工具之间的时序结果也有偏差。此外,当今设计的复杂性要求能够在ECO时完成物理感知型MMMC签收,以实现快速时序收敛。为实现此目标,就需要物理和签收设计工具之间的深度结合,以及软件架构的全新方法。如今这都可以用Cadence ETS以不同方式完成。Encounter时序系统的物理感知时序ECO符合富士通的质量标准,已经被应用于其生产参考设计流程。 “在谨慎的研究之后,我们确定Cadence签收技术是将我们的芯片付诸签收的非常有效的途径,”富士通半导体有限公司IP及技术开发部SoC设计工程部门副总裁Akihiro Yoshitake说,“多模式、多边际时序分析和物理感知签收时序优化提供了在最终时序验证阶段修复剩余时序违例问题的关键元素。我们认为包含这些功能的Cadence签收解决方案将会进一步提高我们设计流程的时序收敛效率。” Cadence Encounter 时序系统和QRC Extraction是设计实现环境中的关键组成部分。他们之间的密切配合改进了设计流程中的时序收敛,大大缩短了设计收敛所需的时间。传统流程需要物理实现与签收之间的连续、多步骤的迭代过程,而Cadence数字实现流程内置的签收技术可以帮助富士通半导体减少因决定新单元摆放所导致的ECO往复次数,同时为其大型高性能设计优化性能与面积。 “在最新的高级工艺节点上,全面的多模式、多边际优化设计与签收ECO流程是保持设计进度可控以及提供卓越芯片成品的必要条件,”Cadence硅实现部门高级副总裁Chi-Ping Hsu博士说,“Encounter Timing System提供了当今独一无二的功能,为我们的用户提供了极大的竞争优势。我们很高兴与富士通半导体那样的领先企业紧密合作,帮助改进成品芯片质量和快速上市。”

    时间:2012-07-25 关键词: cadence 参考设计 方案 富士通

  • 灿芯半导体与Cadence合作推出DDR内存解决方案

    灿芯半导体(上海)有限公司(以下简称"灿芯半导体"),日前宣布与全球电子设计创新领先企业Cadence设计系统公司共同合作,将Cadence DDR Soft DLL PHY IP应用于中芯国际集成电路制造有限公司(SMIC)生产工艺的设计体系。灿芯半导体和Cadence将集成DDR PHY 与I/O并应用于中芯国际130纳米、65纳米、55纳米和40纳米工艺技术。灿芯半导体将流片系列测试芯片平台,包含存储器子系统IP,以此证明这种超低功耗、高性能解决方案是智能手机、平板电脑等移动设备和其他消费电子产品的理想之选。 “Cadence和灿芯半导体共同合作将业界领先的存储器IP应用于中芯国际产业链生态系统,使SoC设计师能够轻松驾驭这种低功耗、高性能技术,”Cadence SoC实现部门研发部高级副总裁Martin Lund说,“我们期待着与灿芯半导体保持密切而长久的合作关系,继续开发领先的存储器解决方案,把当今移动设备的性能与功能推向更高的水平。” “我们很高兴加强与Cadence的合作,为我们的ASIC产品提供广泛的DDR PHY解决方案,”灿芯半导体总裁兼首席执行官职春星博士说,“为了在现有先进的中芯国际系列工艺上提供有竞争力的SoC产品,我们必须拥有一个小面积、配置灵活、支持DDR2、DDR3、LPDDR1、LPDDR2等多种标准的存储器PHY解决方案。这种合作关系为灿芯半导体提供了把DDR PHY及相应功能完美应用于ASIC产品的机会,并且为我们的客户赢得了极大的竞争优势。此外,这次合作不仅为客户产品的迅速上市提供了便利,同时也降低了高级工艺节点的设计门槛。”

    时间:2012-07-09 关键词: cadence 内存 ddr 灿芯半导体

  • CADENCE PCB设计技术方案

    CADENCE PCB设计解决方案能为解决与实现高难度的与制造密切相关的设计提供完整的设计环境,该设计解决方案集成了从设计构想至最终产品所需要的一切设计流程,包含设计输入元件库工具、PCB编辑器和一个自动/交互连布线器,以及用于制造和机械CAD的接口,并且随着设计难度和复杂性的增加,可通过统一的数据库架构,使用模型和库为Cadence OrCAD和Allegro产品线提供完全可升级的PCB解决方案,加速你的设计速度并扩大设计规模,从而提高了设计效率,缩短了设计周期,以及更快地实现量产。 Cadence PCB设计解决方案集成在以下产品中: . Cadence Allegro PCB Design LXL和GXL . Cadence OrCAD PCB Designer、Cadence OrCAD PCB Designer with PSpice以及Cadence OrCAD PCB Designer Basics . Cadence OrCAD EE Designer 和 Cadence OrCAD EE Designer Plus 优点 .可靠、可升级、可节约成本的PCB编辑和布线解决方案,并随设计的需求而时刻更新 .提供从基础/高级布局和布线到战略性规划和全局布线的完整的互联环境 .使用高速规则/约束加快高级设计 .包含一套全面的功能组合 .包含一个从前端到后端的约束管理系统,用于约束创建、管理和确认 .通过应用软件的整合提高设计效率 .可实现前端到后端的紧密结合 功能特性 PCB编辑器技术 PCB编辑环境 Cadence PCB设计解决方案的核心是PCB编辑器,这是一种直观的、易于使用的、约束导向型的环境,方便用户创建和编辑从简单到复杂的PCB。它广泛的功能组合解决了当今设计和制造中存在的各种问题。该PCB编辑器提供了强大而灵活的布局规划工具,基于Allegro平台的PCB设计分割技术提供了同步设计功能,其功能可缩短布线时间,并加速产品更早的上市,强大的基于形状的走线推挤功能带来了高生产效率的互联环境,同时可实时地显示长度和时序容限,动态铺铜功能提供了在放置和布线迭代时的实时铺地填充和修复功能,该PCB编辑器还可以产生全套底片加工,裸板装配和测试输出,包括Gerber 274x、NC drill和各种格式的裸板测试,见图1。 约束管理 约束管理系统实时地显示了物理/间距和高速规则以及它们的状态,根据设计当前所处的状态,并且可适用于设计过程的任一阶段,每个工作表提供了一个电子数据表界面,能够让用户以层级的方式进行定义,管理和确认不同的规则。这种强大的功能应用可以让设计师用图形创建、编辑和评估约束集,使其作为图形的拓扑结构,当作理想的实现策略的电子蓝图。一旦约束被提交到数据库中,它们就可被用来驱动信号线的放置和布线过程。该约束管理系统是完全集成到PCB编辑器中,而约束可以随着设计过程的进行而被实时地确认,确认过程的结果是用图形化的方式表示约束条件是否满足。满足约束用绿色显示,不满足约束就用红色显示,这可使设计师可以及时地看到设计的进度,以及因电子数据表中任何设计变动而产生的影响。 布图规划与布局 约束和规则驱动的方法有利于强大而灵活的布局功能,包括互动和自动的元件布局,工程师或设计师可以在设计输入或布图规划阶段将元件或支电路分配到特定的区域,可以通过REF、封装方式、相关信号名、零件号码或原理图表/页面号码来过滤或选择元件。当今的电路板上有成千上万种元器件,需要精确的管理,通过实时的器件装配分析和反馈,得以实现器件装配时从整体上来考虑并满足EMS规则,以提高设计师的设计速度和效率。DFA(可装配型设计)分析。Allegro PCB Design XL和GXL有提供实现了在互动式元件放置时,实时地进行DFA规则检查,基于一个器件类型和封装排列的二维电子表格,DFA可以实时地检查器件的边到边,边到端或端到端的距离是否违反最小要求,使得PCB设计师可以同步地放置元器件以实现最优的可布线性,可生产性和信号时序要求。 战略规划和设计意图(GRE,global rounting environment) 由总线互联主导的高度约束,高密度设计可能会花大量时间用于战略性规划和布线,加上当今元件的密度问题,新的信号标准和特定的拓扑结构要求,传统的CAD工具和技术已经不足以满足捕捉 设计师的特定布线意图要求。 全局布线环境技术,仅限于Allegro PCB Design GXL,提供了捕捉和贯彻设计师意图所需的技术和方法,通过交互的流程规划架构和全局布线引擎,用户可以第一时间地将他们的经验和设计意图应用到可以了解他们所需的工具中,该解决方案完成了这一目标, 让用户创建抽取的互联数据,通过互联流程规划架构,并迅速汇合于一个解决方案中,用全局布线引擎对其加以处理,使用互联提取功能降低了系统需要处理的元件数量,将元件数量从可能存在的成千上万种减少到数百种,从而使手动操作的需要大大地降低,此外,它也降低了用户在互联流程规划架构中可见器件数量,减少了他们需要在物理上进行管理的元件的数量,使用提取数据功能,布线过程中可以通过提取数据比较可布线空间和用户的设计意图是否相一致,从而得以快速完成,所以该布线引擎可以解决布线细节问题,贯彻特定的意图,用户不用时刻盯着屏幕就可以解决布线问题,这代表着当前设计工具的大幅简化,让用户可以更快更有效地完成他们的设计,如今用户可以比以往任何时候更快,更容易地汇合到一个成功的互联解决方案中,通过效率和设计速度的提高缩短了设计周期时间。见图2。 设计分割 设计团队越来越分散于世界各地,这就让缩短设计周期时间的相关问题变得更加复杂,手动操作解决多用户问题非常耗时, 缓慢而且易于出错,PCB设计分割技术, Allegro PCB设计层有提供,提供了多用户, 同步的设计方法,实现了更快地上市,并减少了布局时间,使用该技术,同时作业于一个布局图的多个设计师可以共同调用单个数据库,不管小组相隔多远,设计分割技术让设计师能够将设计分割为多个部分或者区域,由多个设计组成员进行规划和编辑, 这样,所有设计师都可以查看所有被分割的部分,并更新设计视窗,监控其他用户部分的状态和进度,这可以大大缩短整个设计周期,并加速设计流程。 交互式走线编辑 PCB编辑器的交互式布线功能提供了强大的,交互的功能,可以使受控自动操作,以维持用户操作,同时将布线效率最大化,实时的,图形的,任意角度的推挤布线让用户可以选择,推挤优先,,环绕优先,或,仅环绕,模式,推挤优先模式让用户可以建造最合适的互联路径,而实时的,图形布线器会自动地解决动态推挤障碍,布线会自动跳跃障碍,如引脚或导孔,在需要建造数据总线时,贴线优先模式是完美的解决方案,在环绕优先模式中,布线器图形会跟随其它互联为优先,只有在没有选择的时候才会推开或跳过障碍,仅环绕型执行起来就像环绕优先模式,但没有对其它蚀刻目标的推挤意图,实时嵌入式图形布线引擎可以通过推挤障碍,或者跟随铜皮的障碍,同时动态地跳跃过孔或元件引脚以优化布线,在编辑时,设计师可以使用一种能够显示具有高速约束的互联下的时序间隙的实时图形化窗口,互联布线还提供了在多个线路上执行群组布线的能力,以及用高速长度或延迟约束进行线路的交互式调整的能力,见图3。 动态铺铜 动态铺铜技术提供了实时灌注/修复功能, Shape参数可以被适用于三个不同的方面, 参数可以被添加到全局shape, 同类shape, 以及单个shape中,走线,导孔和元件添加到动态铜皮中,将会按照其形状自动连接或避让,当物体被移去时,形状会自动填充回去,在编辑完成后,动态铺铜不需要批量自动避让,也不需要其它的后期加工步骤, RF设计RF设计要求包括要比以往更快,更精确地解决高性能/高频率电路,RF/复合信号技术为PCB RF设计提供了一种完整的,从前端到后端,从原理图到布局到制造的解决方案,RF技术包含了高级的RF性能,包括参数化创建和编辑RF器件的智能布局功能, 以及一种灵活的图形编辑器,一种双向的IFF界面提供了RF电路数据的快速而有效地传输,并进行仿真和确认,这种双向流程消除了电路仿真和布局之间手动和易于出错的迭代,Allegro PCB Design XL和GXL级提供了此功能,见图4。 PCB制造 可以进行全套底片加工,裸板装配和测试输出,包括各种格式的Gerber 274x,NC drill和裸板测试,更重要的是,CADENCE通过其Valor ODB++界面,还包含Valor Universal Viewer,支持业界倡导的Gerber-less制造, ODB++数据格式可创建精确而可靠的制造数据,进行高质量的Gerber-less制造。 PCB自动布线器技术 自动化的互联环境 设计复杂度,密度和高速布线约束的提高使PCB的手动布线既困难又耗时,复杂的互联布线问题通过强大的,自动化的技术得以解决,这种强大的,经实践证明的自动布线器含有一种批量布线模式,含有众多的用户可定义的布线策略,以及自动的策略调整,互动的布线环境,具有实时互动走线推挤特性,有助于对走线的快速编辑,具有广泛的布图规划功能和完整的元件放置特点的互动式放置环境,使得无需切换应用程序就可以进行放置变更,优化布线,通过使用自动交互式布图规划和放置功能,设计师可以提高布线质量和效率,这与元件布局直接相关,此外,广泛的规则集让设计师可以控制范围广泛的约束,从默认的板级规则到按照线路种类的规则,再到区域规则,Allegro产品提供的高速布线能力能够解决线路安排,时序,串扰,布线层的设置,和当今高速电路所需要的特殊器件要求。 自动布线 高级自动布线技术提供了强大的,基于形状的自动布线,有快速,高效率等特点,它的布线算法可对于类型广泛的PCB互连挑战,从简单到复杂,从低密度到高密度,并可满足高速约束的需要,这些强大的算法最高效率地使用了布线区域,为了给各种情形找到最佳的布线方案,布线器使用一种多通路,重视成本,可解决冲突的算法,广泛的规则集提供了物理和电子约束控制的能力,广泛的规则集具有解决设计中各种布线元素的特定规则的灵活性,用户可以定义满足通用物理/间距线路规则所需的规则,和复杂,层级高速规则的分类规则,见图5, 可制造性设计 制造性设计能力可以大大提高制造的良品率,制造算法提供了伸展功能,能够根据可用空间自动地加大铜皮间隙,自动铜皮伸展,将铜皮重新定位,创造铜皮与引脚,铜皮与SMD焊盘,以及相邻铜皮之间的额外空间,从而提高可制造性,用户可以灵活地定义各种范围的间距值,或者使用默认值, 临近的拐角和测试点可以被添加到布线过程中,制造算法会自动使用最优的规则范围,从最大值开始直到最小值,测试点插入可自动添加到可以测试的导孔或焊盘作为测试点,可测试的导孔可以在前端,后端或PCB的两边被探测到,支持单面和蛤壳式测试器,设计师可以根据它们的制造需要,灵活选择测试点插入方法,为了避免昂贵的测试设备调整,测试点可以是,固定,的,测试点约束包括测试探测表面,导孔尺寸,导孔栅格,和最小的中心间距。 互动式布线编辑 布线编辑器可以简化走线编辑过程,随着新的走线,推挤功能会自动推开原有的走线,围绕引脚进行布线,使用推挤功能,设计师可以沿着现有的走线移动原有的走线部分或导孔,并且在必要的时候推到其它引脚和导孔前端,重像功能使其更容易评估假定的情况,随着走线部分或导孔在指针控制下移动,周围的走线就会被推挤和动态显示,这样经调整的布线可以在接收最终配置前被评估,布线编辑器非常适合密集的多层电路板,有效导孔的位置很难发现,只要在选定的地点点击两次就可以定位导孔,可能的话,可以通过将走线推挤到所需的板层上创造出可选地点,如果不可行,布线编辑器会显示出DRC,并显示附近的有效导孔位置,此外,复制布线功能可以让现有的布线被复制,以完成未布线的总线连接,简化总线的创建。 布局编辑 布局编辑器让设计师迅速放置元件的同时可以同步评估空间,逻辑流程和拥挤度,移动模式让元件可以被作为单一元件或群组进行翻转,旋转,排列,推挤和移动,指导布局模式选择具有最高连通性的元件,计算出其最理想的位置,而不会破坏设计规则或约束,用户可以拒绝也可以接受该位置, 只要直接输入XY轴位置就可以放置元件, 这种功能对于放置连接器和有固定位置的元件特别实用,密度分析可以通过将PCB与显示区域范围的色图,从高度拥挤到轻微拥挤的区域,重叠,图形化地显示了电路的拥挤度,这有助于确认在哪里进行布局调整,以缓解拥挤度,并提高布线完成率,见图6。 高速约束 高速布线约束和算法能够满足当今高速电路的差分对,线路布局,时序,串扰,布线层的设置和特殊的几何要求,对于差分对布线,用户只需定义两个走线之间的间距,而自动布线器会解决剩下的一切,布线算法可以智能地处理导孔周围或之间的布线, 并自动顺应指定的长度或时序标准,自动网络屏蔽被用于降低噪声敏感型线路中存在的干扰,不同的设计规则可以被应用于设计的不同部分,例如,用户可以在设计的走线部分指定严格的间距规则,而在其它地方指定没那么严格的规则。 PCB编辑器集成 PCB布线技术被紧密结合到PCB编辑器中, 通过PCB编辑器界面,所有设计信息和约束被自动传递到布线器,一旦布线完成,所有布线信息会自动传回到PCB编辑器, 图6,布局编辑器容许你在布线过程的所有阶段评估空间,逻辑流程和拥挤度。 文档 CADENCE工具提供了用户向导,前后关联帮助,F1,参考指南,在线教程和多媒体演示等一系列的文档, 这些文档可以帮助你: .通过搜索在线帮助系统寻找你所需要的答案,并且用丰富的超文本交叉引用在相关主题间迅速查找, .通过在线互动教程的帮助学习该技术, .查找错误和警告信息。 PCB设计解决方案对比表格:OrCAD Allegro L,ALLEGRO XL,ALLEGRO GXL SERIES(SPB 16.0)

    时间:2012-06-29 关键词: cadence 方案 PCB 设计技术

  • Cadence PCB设计使用笔记

    一、安装:    SPB15.2 CD1~3,安装1、2,第3为库,不安装    License安装:         设置环境变量lm_license_file   D:Cadencelicense.dat         修改license中SERVER yyh ANY 5280为SERVER zeng ANY 5280 二、用Design Entry CIS(Capture)设计原理图   进入Design Entry CIS Studio     设置操作环境OptionsPreferencses:       颜色:colors/Print       格子:Grid Display       杂项:Miscellaneous       .........常取默认值     配置设计图纸:       设定模板:OptionsDesign Template:(应用于新图)             设定当前图纸OptionsSchematic Page Properities    创建新设计      创建元件及元件库       FileNewLibrary(...Labrary1.OLB)        DesignNew Part...(New Part Properties)         Parts per 1/2/..(封装下元件的个数)         Pakage Type:(只有一个元件时,不起作用)           Homogeneous:复合封装元件中(多个元件图组成时)每个元件图都一样(default适用于标准逻辑)           Heterogeneous:复合封装元件(多个元件图组成时)中使用不一样的元件图(较适用于大元件)             一个封装下多个元件图,以View ext part(previous part)切换视图         Part Numbering:             Alphabetic/numeric         Place(PIN...Rectangle)             建立项目FileNewProject         Schematic ew page (可以多张图:           单层次电路图间,以相同名称的“电路端口连接器”off-page connector连接           层次式电路图:以方块图(层次块Hierarchical Block...)来代替实际电路的电路图,以相同名称Port的配对内层电路,内层电路之间可以多张,同单层连接       绘制原理图         放置元器件:Place           元件:Part(来自Libraries,先要添加库)           电源和地(power gnd)         连接线路           wire           bus:与wire之间必须以支线连接,并以网标(net alias)对应(wire:D0,D1....D7;bus:D[0..7])             数据总线和数据总线的引出线必须定义net alias         修改元件序号和元件值       创建分级模块(多张电路图)         平坦式(单层次)电路:各电路之间信号连接,以相同名称的off-page connector连接         层次式电路图:以方块图(层次块Hierarchical Block...)来代替实际电路的电路图,以相同名称Port的配对内层电路,内层电路之间可以多张,同单层连接        标题栏处理:         一般已有标题栏,添加:PlaceTitle Block()     PCB层预处理       元件的属性         编辑元件属性           在导入PCB之前,必须正确填写元件的封装(PCB Footprint)          参数整体赋值(框住多个元件,然后Edit Properties)         分类属性编辑           Edit PropertiesNew ColumnClass:IC(IC,IO,Discrete三类,在PCB中分类放置)         放置定义房间(Room)                             Edit PropertiesNew ColumnRoom       添加文本和图像         添加文本、位图(Place...)       原理图绘制的后续处理(切换到项目管理器窗口,选中*.DSN文件,然后进行后处理————DRC检查、生成网表及元器件清单)         设计规则检查(ToolsDesign Rules Check...)                 Design Rules Check             scope(范围):entire(全部)/selection(所选)             Mode(模式):               occurences(事件:在同一绘图页内同一实体出现多次的实体电路)               instance(实体:绘图页内的元件符号)                 如一复杂层次电路,某子方块电路重复使用3次,就形成3次事件;子方块电路内本身的元件则是实体。             Action(动作):check design rules/delete DRC                 Report(报告):               Create DRC markers for warn(在错误之处放置警告标记)               Check hierarchical port connection(层次式端口连接)               Check off-page connector connection(平坦式端口连接)               Report identical part referenves(检查重复的元件序号)               Report invalid package (检查无效的封装)               Report hierarchical ports and off-page connector(列出port和off-page 连接)               Check unconnected net               Check SDT compatible               Report all net names               View output           ERC Matrix         元件自动编号(ToolsAnnotate)           scope:Update entire design/selection           Action;             Incremental/unconfitional reference update             reset part reference to "?"             Add/delete Intersheet Reference(在分页图纸的端口的序号加上/删除图纸的编号)           Combined property           Reset reference numbers to begin at 1 each page           Do not change the page number               自动更新器件或网络的属性(ToolsUpdate Properties...)           scope:Update entire design/selection             Action:             use case inseneitive compares             convert the update property to uppercase             ynconditionally update the property             Do not change updated properties visibility        三、Allegro的属性设定          Allegro界面介绍:     Option(选项):显示正在使用的命令。                     Find(选取)       Design Object Find Filter选项:         Groups(将1个或多个元件设定为同一组群)         Comps(带有元件序号的Allegro元件)         Symbols(所有电路板中的Allegro元件)         Functions(一组元件中的一个元件)         Nets(一条导线)         Pins(元件的管脚)          Vias(过孔或贯穿孔)         Clines(具有电气特性的线段:导线到导线;导线到过孔;过孔到过孔)         Lines(具有电气特性的线段:如元件外框)         Shapes(任意多边形)         Voids(任意多边形的挖空部分)         Cline Segs(在clines中一条没有拐弯的导线)         Other Segs(在line中一条没有拐弯的导线)         Figures(图形符号)         DRC errors(违反设计规则的位置及相关信息)         Text(文字)         Ratsnets(飞线)         Rat Ts(T型飞线)       Find By Name选项         类型选择:Net网络;Symbol符号;Devtype设备类型;Property属性;Group分组         类别选择:Name(在左下角填入)元件名称;List列表;Objecttype                 Visiblity(层面显示)       View栏       Conductors栏:针对所有走线层做开和关       Planes栏:针对所有电源/地层做开和关       Etch栏:走线       Pin栏:元件管脚       Via栏:过孔       Drc栏:错误标示       All栏:所有层面和标示    定制Allegro环境     文件类型:       .brd(普通的电路板文件)       .dra(Symbols或Pad的可编辑保存文件)       .pad(Padstack文件,在做symbol时可以直接调用)       .psm(Library文件,保存一般元件)       .osm(Library文件,保存由图框及图文件说明组成的元件)       .bsm(Library文件,保存由板外框及螺丝孔组成的元件)          .fsm(Library文件,保存特殊图形元件,仅用于建立Padstack的Thermal Relief)       .ssm(Library文件,保存特殊外形元件,仅用于建立特殊外形的Padstack)       .mdd(Library文件,保存module definition)       .tap(输出的包含NC drill数据的文件)       .scr(Script和macro文件)       .art(输出底片文件)       .log(输出的一些临时信息文件)       .color(view层面切换文件)       .jrl(记录操作Allegro的事件的文件)     设定Drawing Size(setupDrawing size....)     设定Drawing Options(setupDrawing option....)       status:on-line DRC(随时执行DRC)         Default symbol height          Display:         Enhanced Display Mode:           Display drill holes:显示钻孔的实际大小           Filled pads:将via 和pin由中空改为填满           Cline endcaps:导线拐弯处的平滑           Thermal pads:显示Negative Layer的pin/via的散热十字孔     设定Text Size(setupText Size....)       设定格子(setup grids...)       Grids on:显示格子       Non-Etch:非走线层       All Etch:走线层         Top:顶层       Bottom:底层     设定Subclasses选项(setupsubclasses...)       添加删除 Layer         New Subclass..     设定B/Bvia(setupViasDefine B/Bvia...)        设定工具栏     同其他工具,       元件的基本操作         元件的移动:(EditMoveOptions...)       Ripup etch:移动时显示飞线       Stretch etch:移动时不显示飞线     元件的旋转:(EditSpinFindSymbol)     元件的删除:(EditDelete)   信号线的基本操作:     更改信号线的宽度(EditChangeFindClines)optionlinewidth        删除信号线(EditDelete)     改变信号线的拐角(EditVertex)     删除信号线的拐角(EditDelete Vertex)    显示详细信息:   编辑窗口控制菜:   常用元件属性(Hard_Location/Fixed)   常用信号线的属性     一般属性:       NO_RAT;去掉飞线     长度属性:propagation_delay     等长属性:relative_propagation+delay     差分对属性:differential pair   设定元件属性(EditProperities)      元件加入Fixed属性:(EditProperitiesfindcomps..)        设置(删除)信号线:Min_Line_width:(EditProperitiesfind ets)      设定差分对属性:setupElectrical constraint spread sheetNet outingdifferential pair 四、高速PCB设计知识(略) 五、建立元件库:  通孔焊盘的设计:   1、定义:类型Through,中间层(fixed),钻孔Drill/slot(圆形,内壁镀锡plated,尺寸)   2、层的定义:BEGIN Layer(Top)层:REGULAR-PAD < THERMAL-PAD = ANTI-PAD          END LAYER(同BEGIN,常用copy begin layer, then paste it)          TOP SOLDERMASK:只定义REGULAR-PAD ,大于(Begin layer层regular-pad,约为1.1~1.2倍)         BOTTOM SOLDERMASK(同Top soldermask,常用Top soldermask, then paste it)        例1 //---------------------------------------------------------------------------------------                 Padstack Name: PAD62SQ32D                        *Type:  Through            *Internal pads: Fixed            *Units:  MILS            Decimal places: 4                        Layer Name  Geometry  Width Height  Offset (X/Y) Flash Name Shape Name            ------------------------------------------------------------------------------------------------------------------            *BEGIN LAYER               *REGULAR-PAD   Square   62.0000 62.0000   0.0000/0.0000                 *THERMAL-PAD   Circle   90.0000 90.0000   0.0000/0.0000                 *ANTI-PAD      Circle   90.0000 90.0000   0.0000/0.0000              *END LAYER(同BEGIN,常用copy paste)                DEFAULT INTERNAL(Not Defined )            *TOP SOLDERMASK               *REGULAR-PAD   Square   *75.0000 75.0000   0.0000/0.0000              *BOTTOM SOLDER MASK               *REGULAR-PAD   Square   *75.0000 75.0000   0.0000/0.0000                 TOP PASTEMASK(Not Defined )               BOTTOM PASTEMASK(Not Defined )               TOP FILMMASK(Not Defined )                BOTTOM FILMMASK(Not Defined )                 NCDRILL                 32.0000  Circle-Drill  Plated  Tolerance: +0.0000/-0.0000  Offset: 0.0000/0.0000               DRILL SYMBOL                 Square  10.0000 10.0000            ---------------------------------------------- 表贴焊盘的设计:   1、定义,类型single,中间层(option),钻孔(圆形,内壁镀锡plated,尺寸一定为0)   2、层的定义:BEGIN Layer(Top)层:只定义REGULAR-PAD          TOP SOLDERMASK:只定义REGULAR-PAD ,大于(Begin layer层regular-pad,约为1.1~1.2倍)         例2   ------------------------------------------------            Padstack Name: SMD86REC330            *Type:  Single            *Internal pads: Optional            *Units:  MILS            Decimal places: 0            Layer Name  Geometry  Width Height  Offset (X/Y) Flash Name Shape Name            ------------------------------------------------------------------------------------------------------------------            *BEGIN LAYER             *REGULAR-PAD   Rectangle  86 330   0/0                 THERMAL-PAD   Not Defined                      ANTI-PAD      Not Defined                                  END LAYER(Not Defined )               DEFAULT INTERNAL(Not Defined )            *TOP SOLDERMASK               *REGULAR-PAD   Rectangle  100 360   0/0                 BOTTOM SOLDERMASK(Not Defined )                TOP PASTEMASK(Not Defined )                 BOTTOM PASTEMASK(Not Defined )               TOP FILMMASK(Not Defined )               BOTTOM FILMMASK(Not Defined )               NCDRILL(Not Defined )               DRILL SYMBOL                    Not Defined  0 0                       ------------------------------------------   手工建立元件(主要包含四项:PIN;Geometry:SilkScreen/Assembly;Areas:Boundary/Height;RefDes:SilkScreen/Display)   注意:元件应放置在坐标中心位置,即(0,0)   1、File ew..package symbol   2、设定绘图区域:SetupDrawing size...Drawing parameter...   3、添加pin:选择padstack  ,放置,右排时改变text offset(缺省为-100,改为100)置右边            4、添加元件外形:(Geometery)      *丝印层Silkscreen:AddLine(OptionActive:package geometery;subclass:silkscreen_top)               *装配外框Assembly:AddLine(OptionActive:package geometery;subclass:Assembly_top)          5、添加元件范围和高度:(Areas)      *元件范围Boundary:SetupAreaspackage boundary....Add Line(OptionActive Class:Package geometry;subclass:Package_bound_top)      *元件高度Height:SetupAreaspackage Height....Add Line(OptionActive Class:Package geometry;subclass:Package_bound_top)        6、添加封装标志:(RefDes)LayoutLabelsResDs...)      *底片用封装序号(ResDes For Artwork):Pin1附近(...RefDes:Silkscreen_Top)               *摆放用封装序号(ResDes For Placement):封装中心附近(...RefDes:Display_Top)        *封装中心点(Body center):指定封装中心位置(AddTextPackage Geometery:Boby_centre)    7、建立Symbol文件:FileCreate Symbol   利用向导建立 五、建立电路板 1、建立Mechanical Symbol(FileNew...mechanical symbol)   绘制外框(outline):OptionsBoard geometry:outline   添加定位孔:Optionspadstack   倾斜拐角:(dimensionchamfer)   尺寸标注:ManfactureDimension/DraftParameters...   设定走线区域:shapepolygon...option oute keepin:all   设置摆放元件区域:Editz-copy shape...optionspackage keepin:all;size:50.00;offset:xx   设置不可摆放元件区域:setupareaspackage keepout....optionspackage keepout:top   设定不可走线区域:setupareas oute keepout....options oute keepout:top   保存(Filesave:xx.dra) 六、建立电路板(FileNew...oard) 1、建立文件   放置外框Mechanical symbols和PCB标志文件Fomat symbols:PlaceManually...placement listMechanical symbols。   放置定位孔元件:PlaceManually...placement listMechanical symbols。(同前一种效果)   放置光学定位元件   设置工作grid   设定摆放区间(AddRectangle:   optionsBoard Geometry;Top Room   设定预设DRC值:SetupConstraints...   设定预设贯穿孔(via)   增加走线内层:setupsubclass...      DRC as photo Film Type:Positive正片形式,对应Layer type为Conductor;negative:负片对应Layer type为Plane 2、保存电路板文件 3、读入Netlist:FileImportLogic...          七、设置约束规则 1、Allegro中设置约束规则(SetupConstraints..)Spacing Rules和 Physical Rules 2、设置默认规范...setconstraintsset standard value 3、设置和赋值高级间距规范 :   设定间距规范值:set value   设定间距的Type属性:EditProperties ets....D6/8,同组间距为6;与其他信号线间距为8mil   添加规范值set valueadd...    4、设置和赋值高级物理规范 :(基本同上)   设定物理规范值: 5、建立设计规范的检查(setup constraits... ) 八、布局 1、手动摆放元件:Placemanually......   查看元件属性:DisplayElemant;;FindComps;单击要查看属性的元件 2、自动摆放元件:PlaceQuick Place......   3、随机摆放:EditMove... 4、自动布局:Place auto Place   网格:Top Grid..   设置元件进行自动布局的属性:EditProperties Find ..more.. 5、设定Room:   设定Room:add ectangle;optionsoard geometry op room     给Room定义名字;Add ext;optionsoard geometry op room   定义该Room所限制的特性和定义某些元件必须放置在该Room中:     定义Room所限制的特性:EditProperties;选中Room;Edit properties;Room_type=hard(指定room的元件必须放Room中)     定义放入Room中的元件:Editproperties;Finf...more...Room=... 6、摆放调整(Move、Mirror、Spin)     7、交换(swap)(配合原理图使用,比较少用)   8、未摆放元件报表(ToolReport...) 9、已摆放元件报表(ToolReport...)        九、原理图与Allegro交互参考 1、原理图交互参考的设置方法   Capture中元件属性PCB FootPrint输入Allegro可识别的元件封装; 2、Capture与Allegro的交互   Capture:ToolsCreate netlist....   AllegrplaceManually;   Capture:OptionPreferences...MiscellaueousEnable Intertool communication   Capture和Allegro的交互操作:     Allegro:DisplayHighLight;对应Capture中元件高亮     Capture:选中元件右键Allegro select;对应Allegro选中其封装;     Capture修改原理图:**.dsnCreate Netlist...Create or Update Allegro BoardInput Board;Output Board 10、建立电源与接地层   添加层:SetupSubclass...EtchLayout Cross section(...)     Top/Bottom;CopperConductorTop/BottonPositive     FR-4:Dielectric     VCC/GND:CopperPlaneVCC/GNDNegative 铺设VCC层面:AddLine;OptionsetchVcc ;shapecompose shapevcc plane;单击外框,系统自动添加VCC平面     也可以使用Shape add rectangle;注意指定net;以替换 dummy net  铺设GND层面:            电源层分割的问题:使用Shape Void rectangle隔开plane 然后在这里添加另一电源层平面,注意指定net;以替换 dummy net.

    时间:2012-06-27 关键词: cadence PCB 使用笔记

  • Cadence PCB设计使用笔记

    一、安装:    SPB15.2 CD1~3,安装1、2,第3为库,不安装    License安装:         设置环境变量lm_license_file   D:Cadencelicense.dat         修改license中SERVER yyh ANY 5280为SERVER zeng ANY 5280 二、用Design Entry CIS(Capture)设计原理图   进入Design Entry CIS Studio     设置操作环境OptionsPreferencses:       颜色:colors/Print       格子:Grid Display       杂项:Miscellaneous       .........常取默认值     配置设计图纸:       设定模板:OptionsDesign Template:(应用于新图)             设定当前图纸OptionsSchematic Page Properities    创建新设计      创建元件及元件库       FileNewLibrary(...Labrary1.OLB)        DesignNew Part...(New Part Properties)         Parts per 1/2/..(封装下元件的个数)         Pakage Type:(只有一个元件时,不起作用)           Homogeneous:复合封装元件中(多个元件图组成时)每个元件图都一样(default适用于标准逻辑)           Heterogeneous:复合封装元件(多个元件图组成时)中使用不一样的元件图(较适用于大元件)             一个封装下多个元件图,以View ext part(previous part)切换视图         Part Numbering:             Alphabetic/numeric         Place(PIN...Rectangle)             建立项目FileNewProject         Schematic ew page (可以多张图:           单层次电路图间,以相同名称的“电路端口连接器”off-page connector连接           层次式电路图:以方块图(层次块Hierarchical Block...)来代替实际电路的电路图,以相同名称Port的配对内层电路,内层电路之间可以多张,同单层连接       绘制原理图         放置元器件:Place           元件:Part(来自Libraries,先要添加库)           电源和地(power gnd)         连接线路           wire           bus:与wire之间必须以支线连接,并以网标(net alias)对应(wire:D0,D1....D7;bus:D[0..7])             数据总线和数据总线的引出线必须定义net alias         修改元件序号和元件值       创建分级模块(多张电路图)         平坦式(单层次)电路:各电路之间信号连接,以相同名称的off-page connector连接         层次式电路图:以方块图(层次块Hierarchical Block...)来代替实际电路的电路图,以相同名称Port的配对内层电路,内层电路之间可以多张,同单层连接        标题栏处理:         一般已有标题栏,添加:PlaceTitle Block()     PCB层预处理       元件的属性         编辑元件属性           在导入PCB之前,必须正确填写元件的封装(PCB Footprint)          参数整体赋值(框住多个元件,然后Edit Properties)         分类属性编辑           Edit PropertiesNew ColumnClass:IC(IC,IO,Discrete三类,在PCB中分类放置)         放置定义房间(Room)                             Edit PropertiesNew ColumnRoom       添加文本和图像         添加文本、位图(Place...)       原理图绘制的后续处理(切换到项目管理器窗口,选中*.DSN文件,然后进行后处理————DRC检查、生成网表及元器件清单)         设计规则检查(ToolsDesign Rules Check...)                 Design Rules Check             scope(范围):entire(全部)/selection(所选)             Mode(模式):               occurences(事件:在同一绘图页内同一实体出现多次的实体电路)               instance(实体:绘图页内的元件符号)                 如一复杂层次电路,某子方块电路重复使用3次,就形成3次事件;子方块电路内本身的元件则是实体。             Action(动作):check design rules/delete DRC                 Report(报告):               Create DRC markers for warn(在错误之处放置警告标记)               Check hierarchical port connection(层次式端口连接)               Check off-page connector connection(平坦式端口连接)               Report identical part referenves(检查重复的元件序号)               Report invalid package (检查无效的封装)               Report hierarchical ports and off-page connector(列出port和off-page 连接)               Check unconnected net               Check SDT compatible               Report all net names               View output           ERC Matrix         元件自动编号(ToolsAnnotate)           scope:Update entire design/selection           Action;             Incremental/unconfitional reference update             reset part reference to "?"             Add/delete Intersheet Reference(在分页图纸的端口的序号加上/删除图纸的编号)           Combined property           Reset reference numbers to begin at 1 each page           Do not change the page number               自动更新器件或网络的属性(ToolsUpdate Properties...)           scope:Update entire design/selection             Action:             use case inseneitive compares             convert the update property to uppercase             ynconditionally update the property             Do not change updated properties visibility  [!--empirenews.page--]       三、Allegro的属性设定          Allegro界面介绍:     Option(选项):显示正在使用的命令。                     Find(选取)       Design Object Find Filter选项:         Groups(将1个或多个元件设定为同一组群)         Comps(带有元件序号的Allegro元件)         Symbols(所有电路板中的Allegro元件)         Functions(一组元件中的一个元件)         Nets(一条导线)         Pins(元件的管脚)          Vias(过孔或贯穿孔)         Clines(具有电气特性的线段:导线到导线;导线到过孔;过孔到过孔)         Lines(具有电气特性的线段:如元件外框)         Shapes(任意多边形)         Voids(任意多边形的挖空部分)         Cline Segs(在clines中一条没有拐弯的导线)         Other Segs(在line中一条没有拐弯的导线)         Figures(图形符号)         DRC errors(违反设计规则的位置及相关信息)         Text(文字)         Ratsnets(飞线)         Rat Ts(T型飞线)       Find By Name选项         类型选择:Net网络;Symbol符号;Devtype设备类型;Property属性;Group分组         类别选择:Name(在左下角填入)元件名称;List列表;Objecttype                 Visiblity(层面显示)       View栏       Conductors栏:针对所有走线层做开和关       Planes栏:针对所有电源/地层做开和关       Etch栏:走线       Pin栏:元件管脚       Via栏:过孔       Drc栏:错误标示       All栏:所有层面和标示    定制Allegro环境     文件类型:       .brd(普通的电路板文件)       .dra(Symbols或Pad的可编辑保存文件)       .pad(Padstack文件,在做symbol时可以直接调用)       .psm(Library文件,保存一般元件)       .osm(Library文件,保存由图框及图文件说明组成的元件)       .bsm(Library文件,保存由板外框及螺丝孔组成的元件)          .fsm(Library文件,保存特殊图形元件,仅用于建立Padstack的Thermal Relief)       .ssm(Library文件,保存特殊外形元件,仅用于建立特殊外形的Padstack)       .mdd(Library文件,保存module definition)       .tap(输出的包含NC drill数据的文件)       .scr(Script和macro文件)       .art(输出底片文件)       .log(输出的一些临时信息文件)       .color(view层面切换文件)       .jrl(记录操作Allegro的事件的文件)     设定Drawing Size(setupDrawing size....)     设定Drawing Options(setupDrawing option....)       status:on-line DRC(随时执行DRC)         Default symbol height          Display:         Enhanced Display Mode:           Display drill holes:显示钻孔的实际大小           Filled pads:将via 和pin由中空改为填满           Cline endcaps:导线拐弯处的平滑           Thermal pads:显示Negative Layer的pin/via的散热十字孔     设定Text Size(setupText Size....)       设定格子(setup grids...)       Grids on:显示格子       Non-Etch:非走线层       All Etch:走线层         Top:顶层       Bottom:底层     设定Subclasses选项(setupsubclasses...)       添加删除 Layer         New Subclass..     设定B/Bvia(setupViasDefine B/Bvia...)        设定工具栏     同其他工具,       元件的基本操作         元件的移动:(EditMoveOptions...)       Ripup etch:移动时显示飞线       Stretch etch:移动时不显示飞线     元件的旋转:(EditSpinFindSymbol)     元件的删除:(EditDelete)   信号线的基本操作:     更改信号线的宽度(EditChangeFindClines)optionlinewidth        删除信号线(EditDelete)     改变信号线的拐角(EditVertex)     删除信号线的拐角(EditDelete Vertex)    显示详细信息:   编辑窗口控制菜:   常用元件属性(Hard_Location/Fixed)   常用信号线的属性     一般属性:       NO_RAT;去掉飞线     长度属性:propagation_delay     等长属性:relative_propagation+delay     差分对属性:differential pair   设定元件属性(EditProperities)      元件加入Fixed属性:(EditProperitiesfindcomps..)        设置(删除)信号线:Min_Line_width:(EditProperitiesfind ets)      设定差分对属性:setupElectrical constraint spread sheetNet outingdifferential pair [!--empirenews.page--] 四、高速PCB设计知识(略) 五、建立元件库:  通孔焊盘的设计:   1、定义:类型Through,中间层(fixed),钻孔Drill/slot(圆形,内壁镀锡plated,尺寸)   2、层的定义:BEGIN Layer(Top)层:REGULAR-PAD < THERMAL-PAD = ANTI-PAD          END LAYER(同BEGIN,常用copy begin layer, then paste it)          TOP SOLDERMASK:只定义REGULAR-PAD ,大于(Begin layer层regular-pad,约为1.1~1.2倍)         BOTTOM SOLDERMASK(同Top soldermask,常用Top soldermask, then paste it)        例1 //---------------------------------------------------------------------------------------                 Padstack Name: PAD62SQ32D                        *Type:  Through            *Internal pads: Fixed            *Units:  MILS            Decimal places: 4                        Layer Name  Geometry  Width Height  Offset (X/Y) Flash Name Shape Name            ------------------------------------------------------------------------------------------------------------------            *BEGIN LAYER               *REGULAR-PAD   Square   62.0000 62.0000   0.0000/0.0000                 *THERMAL-PAD   Circle   90.0000 90.0000   0.0000/0.0000                 *ANTI-PAD      Circle   90.0000 90.0000   0.0000/0.0000              *END LAYER(同BEGIN,常用copy paste)                DEFAULT INTERNAL(Not Defined )            *TOP SOLDERMASK               *REGULAR-PAD   Square   *75.0000 75.0000   0.0000/0.0000              *BOTTOM SOLDER MASK               *REGULAR-PAD   Square   *75.0000 75.0000   0.0000/0.0000                 TOP PASTEMASK(Not Defined )               BOTTOM PASTEMASK(Not Defined )               TOP FILMMASK(Not Defined )                BOTTOM FILMMASK(Not Defined )                 NCDRILL                 32.0000  Circle-Drill  Plated  Tolerance: +0.0000/-0.0000  Offset: 0.0000/0.0000               DRILL SYMBOL                 Square  10.0000 10.0000            ---------------------------------------------- 表贴焊盘的设计:   1、定义,类型single,中间层(option),钻孔(圆形,内壁镀锡plated,尺寸一定为0)   2、层的定义:BEGIN Layer(Top)层:只定义REGULAR-PAD          TOP SOLDERMASK:只定义REGULAR-PAD ,大于(Begin layer层regular-pad,约为1.1~1.2倍)         例2   ------------------------------------------------            Padstack Name: SMD86REC330            *Type:  Single            *Internal pads: Optional            *Units:  MILS            Decimal places: 0            Layer Name  Geometry  Width Height  Offset (X/Y) Flash Name Shape Name            ------------------------------------------------------------------------------------------------------------------            *BEGIN LAYER             *REGULAR-PAD   Rectangle  86 330   0/0                 THERMAL-PAD   Not Defined                      ANTI-PAD      Not Defined                                  END LAYER(Not Defined )               DEFAULT INTERNAL(Not Defined )            *TOP SOLDERMASK               *REGULAR-PAD   Rectangle  100 360   0/0                 BOTTOM SOLDERMASK(Not Defined )                TOP PASTEMASK(Not Defined )                 BOTTOM PASTEMASK(Not Defined )               TOP FILMMASK(Not Defined )               BOTTOM FILMMASK(Not Defined )               NCDRILL(Not Defined )               DRILL SYMBOL                    Not Defined  0 0                       ------------------------------------------   手工建立元件(主要包含四项:PIN;Geometry:SilkScreen/Assembly;Areas:Boundary/Height;RefDes:SilkScreen/Display)   注意:元件应放置在坐标中心位置,即(0,0)   1、File ew..package symbol   2、设定绘图区域:SetupDrawing size...Drawing parameter...   3、添加pin:选择padstack  ,放置,右排时改变text offset(缺省为-100,改为100)置右边            4、添加元件外形:(Geometery)      *丝印层Silkscreen:AddLine(OptionActive:package geometery;subclass:silkscreen_top)               *装配外框Assembly:AddLine(OptionActive:package geometery;subclass:Assembly_top)          5、添加元件范围和高度:(Areas)      *元件范围Boundary:SetupAreaspackage boundary....Add Line(OptionActive Class:Package geometry;subclass:Package_bound_top)      *元件高度Height:SetupAreaspackage Height....Add Line(OptionActive Class:Package geometry;subclass:Package_bound_top)        6、添加封装标志:(RefDes)LayoutLabelsResDs...)      *底片用封装序号(ResDes For Artwork):Pin1附近(...RefDes:Silkscreen_Top)               *摆放用封装序号(ResDes For Placement):封装中心附近(...RefDes:Display_Top)        *封装中心点(Body center):指定封装中心位置(AddTextPackage Geometery:Boby_centre)    7、建立Symbol文件:FileCreate Symbol   利用向导建立 [!--empirenews.page--] 五、建立电路板 1、建立Mechanical Symbol(FileNew...mechanical symbol)   绘制外框(outline):OptionsBoard geometry:outline   添加定位孔:Optionspadstack   倾斜拐角:(dimensionchamfer)   尺寸标注:ManfactureDimension/DraftParameters...   设定走线区域:shapepolygon...option oute keepin:all   设置摆放元件区域:Editz-copy shape...optionspackage keepin:all;size:50.00;offset:xx   设置不可摆放元件区域:setupareaspackage keepout....optionspackage keepout:top   设定不可走线区域:setupareas oute keepout....options oute keepout:top   保存(Filesave:xx.dra) 六、建立电路板(FileNew...oard) 1、建立文件   放置外框Mechanical symbols和PCB标志文件Fomat symbols:PlaceManually...placement listMechanical symbols。   放置定位孔元件:PlaceManually...placement listMechanical symbols。(同前一种效果)   放置光学定位元件   设置工作grid   设定摆放区间(AddRectangle:   optionsBoard Geometry;Top Room   设定预设DRC值:SetupConstraints...   设定预设贯穿孔(via)   增加走线内层:setupsubclass...      DRC as photo Film Type:Positive正片形式,对应Layer type为Conductor;negative:负片对应Layer type为Plane 2、保存电路板文件 3、读入Netlist:FileImportLogic...          七、设置约束规则 1、Allegro中设置约束规则(SetupConstraints..)Spacing Rules和 Physical Rules 2、设置默认规范...setconstraintsset standard value 3、设置和赋值高级间距规范 :   设定间距规范值:set value   设定间距的Type属性:EditProperties ets....D6/8,同组间距为6;与其他信号线间距为8mil   添加规范值set valueadd...    4、设置和赋值高级物理规范 :(基本同上)   设定物理规范值: 5、建立设计规范的检查(setup constraits... ) 八、布局 1、手动摆放元件:Placemanually......   查看元件属性:DisplayElemant;;FindComps;单击要查看属性的元件 2、自动摆放元件:PlaceQuick Place......   3、随机摆放:EditMove... 4、自动布局:Place auto Place   网格:Top Grid..   设置元件进行自动布局的属性:EditProperties Find ..more.. 5、设定Room:   设定Room:add ectangle;optionsoard geometry op room     给Room定义名字;Add ext;optionsoard geometry op room   定义该Room所限制的特性和定义某些元件必须放置在该Room中:     定义Room所限制的特性:EditProperties;选中Room;Edit properties;Room_type=hard(指定room的元件必须放Room中)     定义放入Room中的元件:Editproperties;Finf...more...Room=... 6、摆放调整(Move、Mirror、Spin)     7、交换(swap)(配合原理图使用,比较少用)   8、未摆放元件报表(ToolReport...) 9、已摆放元件报表(ToolReport...)        九、原理图与Allegro交互参考 1、原理图交互参考的设置方法   Capture中元件属性PCB FootPrint输入Allegro可识别的元件封装; 2、Capture与Allegro的交互   Capture:ToolsCreate netlist....   AllegrplaceManually;   Capture:OptionPreferences...MiscellaueousEnable Intertool communication   Capture和Allegro的交互操作:     Allegro:DisplayHighLight;对应Capture中元件高亮     Capture:选中元件右键Allegro select;对应Allegro选中其封装;     Capture修改原理图:**.dsnCreate Netlist...Create or Update Allegro BoardInput Board;Output Board 10、建立电源与接地层   添加层:SetupSubclass...EtchLayout Cross section(...)     Top/Bottom;CopperConductorTop/BottonPositive     FR-4:Dielectric     VCC/GND:CopperPlaneVCC/GNDNegative 铺设VCC层面:AddLine;OptionsetchVcc ;shapecompose shapevcc plane;单击外框,系统自动添加VCC平面     也可以使用Shape add rectangle;注意指定net;以替换 dummy net  铺设GND层面:            电源层分割的问题:使用Shape Void rectangle隔开plane 然后在这里添加另一电源层平面,注意指定net;以替换 dummy net.

    时间:2012-06-25 关键词: cadence PCB 电源技术解析 设计 使用 笔记

  • Cadence携手TSMC开发3D IC设计基础架构

    全球电子设计创新企业Cadence设计系统公司日前宣布其与TSMC在3D IC设计基础架构开发方面的合作。 3D IC需要不同芯片与硅载体的协同设计、分析与验证。TSMC和Cadence的团队来自不同的产品领域,共同合作设计并集成必要的功能支持这款新型设计,实现TSMC首个异质CoWoS(Chip-on-Wafer-on-Substrate)媒介的测试芯片的流片。 Cadence 3D IC技术可用于数字、定制设计与封装环境之间的多芯片协同设计,在芯片和硅载体上采用硅通孔技术(TSV),并支持微凸块排列、布置、布线与可测性设计。它包含关键的3D IC设计IP,比如Wide IO控制器与PHY以支持Wide IO存储器。测试模块是使用Cadence Encounter RTL-to-GDSII流程、Virtuoso定制/模拟流程以及Allegro系统级封装解决方案生成。 “在2012年3D IC正成为实用芯片设计的一种可靠选项,”Cadence战略联盟主管John Murphy说,“10年来,Cadence一直在投资于SiP(系统级封装)和3D IC设计功能。如今我们终于可以与设计师们分享这些技术,将这种用途广泛的技术投入市场。” Cadence 3D IC技术可帮助设计应用于TSMC最近刚推出的CoWoS工艺上的器件。CoWoS是一种综合的工艺技术,将多个芯片绑定于单个设备中以降低功耗,提高系统性能并减小尺寸。

    时间:2012-06-12 关键词: cadence ic设计 基础 tsmc

  • Cadence与Virtuoso设计平台获得TSMC 20纳米Phase I认证

    全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS),日前宣布针对20纳米设计、实现和验证/签收, Cadence的Encounter数字与Virtuoso定制/模拟设计平台获得了TSMC Phase I认证。 TSMC认证了该20纳米设计规则手册(DRMs)的工具以及SPICE模型。早期应用者正在使用该流程与工具,同时TSMC、Cadence和设计工程师们正在继续展开密切合作。 Cadence Encounter? RTL-to-GDSII数字流程 包含对20纳米规则的支持,还有创新的图例安置、优化、门控和布线。对于定制/模拟,认证覆盖高级Virtuoso SKILL Pcell桥接,应对复杂的设备级规则,以及设计内回路侦测,使用签收质量DRC,并集成Cadence物理验证系统(PVS)。 签收技术方面,Cadence QRC提取和Cadence PVS,包含全DRC/LVS物理验证,Encounter功耗系统(EPS)、电迁移和IR都获得认证。两家公司正共同朝着Encounter时序系统(ETS)认证而努力。 “与TSMC的紧密合作和共同的研发工作,把我们带到了这个重要的里程碑,”Cadence硅实现部门产品市场总监Dave Desharnais说,“我们正在与世界领先的半导体公司密切合作,这次认证为他们平稳过渡到20纳米节点铺平了道路。” “TSMC认证是20纳米完备性的重要里程碑,”TSMC设计基础架构营销高级主管Suk Lee说,“我们与Cadence的继续合作展示了合作是如何推动创新,并使高级设计团队从中获益。”

    时间:2012-06-08 关键词: cadence tsmc virtuoso phase

发布文章

技术子站

更多

项目外包