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  • Cadence发布完整数字与签核参考流程用于Imagination Technologies公司PowerVR Series7 GPU

    Cadence设计系统公司(NASDAQ: CDNS)今日宣布,正式交付完整的数字与签核参考流程,用于Imagination Technologies (IMG.L)公司PowerVR Series7图形处理单元(GPU)。采用此高度集成的Cadence® 参考流程,550万实例的完整合成与设计实现可在2.5天完成。对比上一代Cadence设计流程,产品开发设计时间缩短1倍以上。同时,采纳新参考流程后,芯片面积平均缩小3%,Imagination最复杂的组块面积可缩小达7%。 此参考流程操作简单,仅需单次执行;同时为设计师提供指南,使用易于部署和支持的文件及脚本对PowerVR GPU内核进行优化。流程内包括如下Cadence数字与签核工具: · Innovus™ 设计实现系统:采用大规模并行处理架构的下一代物理设计实现工具,助力片上系统开发商设计具有强大PPA性能(功耗、性能和芯片面积)的高质量产品。 · Genus™ 合成解决方案:寄存器传输级(RTL)合成及实体合成引擎,助力RTL设计师提高设计效率,应对开发挑战。采纳该解决方案后,合成时间进一步缩短,最快可提高5倍,数据通路面积最高可减小20%,同时实现超1000万实例的线性扩展。 · Tempus™ 时序签核解决方案:一套完整的时序分析工具,利用大规模并行处理和物理感知时序优化,避免签核时序收敛。 · Conformal® 等价性检查器:业内受到最广泛支持的独立正式验证方案,无需测试矢量,实现数百万闸级设计的验证及调试纠错。 · Quantus™ 准谐振变换提取解决方案:新一代寄生参数提取工具,已在实际开发设计中得到验证,运行速度较单角点或多角点提取方案更快;对比 Foundry Golden,精度也为业内最佳 “作为业界领先的图形技术,PowerVR GPU已被用于全球最知名产品的开发及设计,”Imagination市场执行副总裁Tony King-Smith表示。“我们的客户非常注重高扩展度GPU为芯片生产及设计带来的速度提升与面积缩小。与Cadence合作,我们携手打造基于其数字与签核工具的参考流程,助力获得许可的客户以更快的速度生产出面积更小、更高速的芯片。” “可以预见,Imagination PowerVR GPU采纳全新Cadence数字与签核参考流程后,我们的共有客户将设计出PPA性能更佳的产品,”Cadence高级副总裁兼数字与签核部门总经理Anirudh Devgan博士表示。“通过聚焦现有环境下设计师的复杂需求,我们成功打造出针对PowerVR的优化流程,性能更佳,且能帮助使用PowerVR GPU的客户用更短的时间设计出更可靠、更具创新力的产品,并进一步缩短上市时间。”

    时间:2016-02-02 关键词: cadence imagination powervr 数字与签核参考流程 series7

  • Cadence 荣获卓越职场研究所“大中华区最佳职场”

     Cadence Design System, Inc. (现已正式更名为楷登电子,NASDAQ:CDNS)今日宣布,正式获颁卓越职场研究所(Great Place to Work® Institute)“大中华区最佳职场”。凭借充满活力的企业文化不断激发员工的创新热情,以及技术改变生活的愿景,Cadence与大中华区多家顶尖公司跻身榜单,共获殊荣。 “Cadence 获评最佳职场,我们深感荣幸,获此殊荣也充分印证了我们对大中华区客户及员工的承诺”,Cadence 全球副总裁石丰瑜先生 (Michael Shih) 表示,“‘One Cadence, One Team’是我们的核心价值之一。秉承这一理念,Cadence亚太区团队携手并进,推动技术创新,为客户成功保驾护航。” Cadence致力于为大中华区及全球雇员提供卓越的工作环境,并已在韩国、德国、爱尔兰、加拿大、印度、英国及美国获颁最佳职场殊荣,充分体现了公司深厚的企业文化及充满热情的团队精神。

    时间:2015-12-17 关键词: cadence 最佳职场

  • 展讯使用Cadence Innovus设计实现系统加速设计效率

    益华电脑(Cadence Design Systems, Inc.)宣布,展讯通讯(上海)公司(Spreadtrum Communications (Shanghai) Co., Ltd.,)运用全新的 Cadence Innovus 设计实现系统,大幅缩短数百万级 28nm IP 模组的周转时间(TAT),同时达成功耗、效能与面积(PPA)目标。相较于使用其原先的方案, Innovus 方案大幅减少展讯这 IP模组的周转时间,同时满足原定的 PPA 目标。 展讯设计执行速度的提升与产能的增益,导源于 Innovus 设计实现系统的最新的 GigaPlace 布局引擎,高品质布局最佳化搭配先进的全流程多重执行绪技术强化的快速收敛。多重执行绪技术贯穿整个 Innovus 设计流程,让目前设计伺服器领域中常见的8 与16颗CPU机器能够发挥最佳产能。 展讯通讯ASIC副总裁Robin Lu表示:“与原先的解决方案相较, Innovus 设计实现系统大幅提升展讯一个数百万级关键 IP 核心的执行速度。由于执行速度的提升,我们能够在竞争日益激烈的行动装置市场上,很有信心地采取积极时程表,同时提供卓越的品质。” Cadence 数位与Signoff事业群资深副总裁Anirudh Devgan表示:“在这个以上市前置时间很短,以快速周转时间积极达成 PPA 至为关键的市场上,展讯的设计堪称为行动应用中极为复杂的设计。 Innovus 设计实现系统提供卓越的起始布局,利用它大量的多重执行绪最佳化引擎,在最佳的时间内达成功耗、效能和面积目标,让这些复杂的设计得以加速实现。” Innovus设计实现系统是新一代实体设计实现解决方案,让系统晶片(SoC)开发人员能够提供具备同级最佳PPA的高品质设计,同时缩短上市前置时间。

    时间:2015-04-21 关键词: cadence 展讯 嵌入式开发

  • 展讯采用Cadence Innovus设计,实现系统加速设计效率

    Cadence宣布,展讯通信(上海)有限公司采用全新的Cadence Innovus设计实现系统,大幅缩短了数百万级的28纳米IP模块的周转时间(TAT),同时达成其功耗、性能和面积的(PPA)目标。相比于使用其原先的方案,Innovus方案极大地减少了展讯这个IP模块的周转时间,同时仍满足原定的PPA目标。 展讯项目运行速度的提升和产能的增益源于Innovus设计实现系统最新的GigaPlace布局引擎,使用该引擎高品质的布局优化和先进的的全流程多线程技术而实现快速收敛。多线程技术贯穿整个Innovus设计流程,使当今设计服务器领域常用的8核和16核CPU机器实现最佳的产能。 “和原先的解决方案相比较,Innovus设计实现系统大幅提升了展讯一个数百万级、关键IP核的运行速度。”展讯通信ASIC副总裁Robin Lu表示:“通过运行时间的提升,每天能实现超过一百万级的运行能力,使展讯在竞争日益激烈的移动设备市场上能自信地推行激进的产品交付计划,并仍然保证交付的卓越品质。” “展讯的项目堪称为移动设备领域中最复杂的设计,这个市场中,市场窗口非常短暂,以快速的周转时间实现极具挑战的PPA目标尤为重要。” Cadence数字与Signoff事业部资深副总裁Anirudh Devgan博士表示:“Innovus设计实现系统通过提供卓越的起始布局、利用它大量的多线程优化引擎,在最佳的时间内达成功耗、性能和设计面积的目标,从而令这些复杂的设计得以加速实现。 Innovus设计实现系统是新一代的物理设计实现解决方案,它使系统芯片(SoC)开发人员能够交付最佳PPA标准的高品质设计,并且缩短上市时间。

    时间:2015-03-17 关键词: cadence innovus

  • Cadence 发布 Innovus设计实现系统

    Cadence发布Cadence Innovus设计实现系统,这是新一代的物理设计实现解决方案,使系统芯片(system-on-chip,SoC)开发人员能够在加速上市时间的同时交付最佳功耗、性能和面积(PPA)指标的的设计。Innovus设计实现系统由具备突破性优化技术所构成的大规模的并行架构所驱动,在先进的16/14/10纳米FinFET工艺制程和其他成熟的制程节点上通常能提升10%到20%的功耗、性能和面积指标,并实现最高达10倍的全流程提速和容量增益。 Innovus设计实现系统具备的几项核心技术可以帮助物理设计工程师在满足功耗/面积预算要求下实现最佳的性能、或者在满足频率指标的同时确保功耗/面积最小。以下为Innovus的核心技术,包括: · 全新的以GigaPlace解算器为基础的布局技术,包括slack驱动和拓扑结构/引脚接入/颜色感知,从而实现最佳的管道布局、线长、利用率及PPA,为后续优化流程提供最佳起点。 · 先进的时序和功耗驱动优化,多线程执行和层次感知,确保最佳性能的同时减少动态和漏电功耗。 · 独有的并发时钟和数据路径优化,包括混合式H-tree自动生成,在降低功耗的同时提高多环境差异性优化、并最大限度的提升性能。 · 新一代Slack驱动布线算法包含线道感知时序优化技术,能尽早处理信号完整性并改善布线前后的关联性。 · 全流程多目标技术,能够同步进行电子与物理优化以避免单一优化的局限性,从而获得全面最佳的PPA。 Innovus设计实现系统还提供多项技术,大幅度提高每一个布局和布线迭代的迭代时间。其全流程核心算法经过多线程运算的强化,在业内标准的8~16核CPU硬件标准上实现了大幅度加速。此外,Innovus设计实现系统还具备业界第一个大规模分布式并行解决方案,支持1千万及以上规模设计模块的实现。贯穿整个流程的多情境加速提升了运行速度,即使面对日益增加的多模、多角情境。 除了提供一流的PPA和最优化的周转时间以外,Innovus设计实现系统也提供一个通用用户界面(UI),贯穿了综合、设计实现和signoff工具;并通过数据模型和API集成Tempus™时序签收方案和Quantus™ QRC 寄生参数提取方案。这些方案共同实现了快速、精准、10纳米立即可用的signoff收敛,方便客户采用和开发端对端的全定制化流程。客户也可以受益于卓越的可视化报告,实现增强调试、根本原因分析和数据驱动的设计流程管理。 “在ARM,我们不断推进硅与EDA工具技术的极限,响应客户产品市场的要求,在紧张的工期内交付产品。”ARMCPU事业部总经理Noel Hurley表示:“我们与Cadence密切合作,在开发ARM® Cortex®-A72处理器时利用CadenceInnovus设计实现系统,提升了5倍的运行时间、同时在我们的面积目标内实现2.6GHz以上的性能。居于这个结果,我们相信全新的物理设计实现方案能够帮助我们双方的客户及时交付复杂、先进制程的SoC设计项目。 “以下客户已经开始使用Innovus设计实现系统,协助他们达成更高性能、更低功耗和更小面积的目标,在市场上领先其竞争对手推出自己的设计。”Cadence数字与Signoff事业部资深副总裁AnirudhDevgan博士表示:“最早使用该方案进行量产设计的客户都反馈PPA得到极大的提升,周转时间大幅提速,远超过竞争对手的解决方案。”

    时间:2015-03-17 关键词: cadence SoC innovus

  • 展讯采用Cadence Innovus设计实现系统加速设计效率

    Cadence(Cadence Design Systems, Inc.)今天宣布,展讯通信(上海)有限公司(Spreadtrum Communications (Shanghai) Co., Ltd., )采用全新的Cadence® Innovus™ 设计实现系统,大幅缩短了数百万级的28纳米IP模块的周转时间(TAT),同时达成其功耗、性能和面积的(PPA)目标。相比于使用其原先的方案,Innovus方案极大地减少了展讯这个IP模块的周转时间,同时仍满足原定的PPA目标。 展讯项目运行速度的提升和产能的增益源于Innovus设计实现系统最新的GigaPlace布局引擎,使用该引擎高品质的布局优化和先进的的全流程多线程技术而实现快速收敛。多线程技术贯穿整个Innovus设计流程,使当今设计服务器领域常用的8核和16核CPU机器实现最佳的产能。 “和原先的解决方案相比较,Innovus设计实现系统大幅提升了展讯一个数百万级、关键IP核的运行速度。”展讯通信ASIC副总裁Robin Lu表示:“通过运行时间的提升,每天能实现超过一百万级的运行能力,使展讯在竞争日益激烈的移动设备市场上能自信地推行激进的产品交付计划,并仍然保证交付的卓越品质。” “展讯的项目堪称为移动设备领域中最复杂的设计,这个市场中,市场窗口非常短暂,以快速的周转时间实现极具挑战的PPA目标尤为重要。” Cadence数字与Signoff事业部资深副总裁Anirudh Devgan博士表示:“Innovus设计实现系统通过提供卓越的起始布局、利用它大量的多线程优化引擎,在最佳的时间内达成功耗、性能和设计面积的目标,从而令这些复杂的设计得以加速实现。 Innovus设计实现系统是新一代的物理设计实现解决方案,它使系统芯片(SoC)开发人员能够交付最佳PPA标准的高品质设计,并且缩短上市时间。最高达10倍,并交付最佳品质的结果”相关新闻稿。

    时间:2015-03-11 关键词: cadence 展讯

  • Cadence推出Innovus设计实现系统 周转时间减少最高达10倍

    ·经过产品验证的10%~20% PPA提升 ·业界首个大规模并行运算解决方案,实现前所未有的运行速度和设计容量 ·支持先进的16/14/10纳米FinFET和成熟的制程节点 ·新一代的平台更具易用性且大幅度提高工程效率 Cadence(Cadence Design Systems, Inc.)今天发布Cadence® Innovus™ 设计实现系统,这是新一代的物理设计实现解决方案,使系统芯片(system-on-chip,SoC)开发人员能够在加速上市时间的同时交付最佳功耗、性能和面积(PPA)指标的的设计。Innovus设计实现系统由具备突破性优化技术所构成的大规模的并行架构所驱动,在先进的16/14/10纳米FinFET工艺制程和其他成熟的制程节点上通常能提升10%到20%的功耗、性能和面积指标,并实现最高达10倍的全流程提速和容量增益。 Innovus设计实现系统具备的几项核心技术可以帮助物理设计工程师在满足功耗/面积预算要求下实现最佳的性能、或者在满足频率指标的同时确保功耗/面积最小。以下为Innovus的核心技术,包括: ·全新的以GigaPlace解算器为基础的布局技术,包括slack驱动和拓扑结构/引脚接入/颜色感知,从而实现最佳的管道布局、线长、利用率及PPA,为后续优化流程提供最佳起点。 ·先进的时序和功耗驱动优化,多线程执行和层次感知,确保最佳性能的同时减少动态和漏电功耗。 ·独有的并发时钟和数据路径优化,包括混合式H-tree自动生成,在降低功耗的同时提高多环境差异性优化、并最大限度的提升性能。 ·新一代Slack驱动布线算法包含线道感知时序优化技术,能尽早处理信号完整性并改善布线前后的关联性。 ·全流程多目标技术,能够同步进行电子与物理优化以避免单一优化的局限性,从而获得全面最佳的PPA。 Innovus设计实现系统还提供多项技术,大幅度提高每一个布局和布线迭代的迭代时间。其全流程核心算法经过多线程运算的强化,在业内标准的8~16核CPU硬件标准上实现了大幅度加速。此外,Innovus设计实现系统还具备业界第一个大规模分布式并行解决方案,支持1千万及以上规模设计模块的实现。贯穿整个流程的多情境加速提升了运行速度,即使面对日益增加的多模、多角情境。 除了提供一流的PPA和最优化的周转时间以外,Innovus设计实现系统也提供一个通用用户界面(UI),贯穿了综合、设计实现和signoff工具;并通过数据模型和API集成Tempus™ 时序签收方案和Quantus™ QRC 寄生参数提取方案。这些方案共同实现了快速、精准、10纳米立即可用的signoff收敛,方便客户采用和开发端对端的全定制化流程。客户也可以受益于卓越的可视化报告,实现增强调试、根本原因分析和数据驱动的设计流程管理。 “在ARM,我们不断推进硅与EDA工具技术的极限,响应客户产品市场的要求,在紧张的工期内交付产品。”ARM CPU事业部总经理Noel Hurley表示:“我们与Cadence密切合作,在开发ARM® Cortex®-A72处理器时利用Cadence Innovus设计实现系统,提升了5倍的运行时间、同时在我们的面积目标内实现2.6GHz以上的性能。居于这个结果,我们相信全新的物理设计实现方案能够帮助我们双方的客户及时交付复杂、先进制程的SoC设计项目。 “以下客户已经开始使用Innovus设计实现系统,协助他们达成更高性能、更低功耗和更小面积的目标,在市场上领先其竞争对手推出自己的设计。”Cadence数字与Signoff事业部资深副总裁Anirudh Devgan博士表示:“最早使用该方案进行量产设计的客户都反馈PPA得到极大的提升,周转时间大幅提速,远超过竞争对手的解决方案。”

    时间:2015-03-11 关键词: cadence SoC innovus

  • 灿芯半导体运用Cadence数字设计实现和Signoff工具 提升了4个SoC设计项目的质量并缩短了上市时间

    Cadence今天宣布灿芯半导体(Brite Semiconductor Corporation)运用Cadence® 数字设计实现和signoff工具,完成了4个28nm系统级芯片(SoC)的设计,相比于先前的设计工具,使其产品上市时间缩短了3周。通过使用Cadence设计工具,灿芯半导体的设计项目实现了提升20%的性能和节省10%的功耗。 灿芯半导体使用Cadence Encounter® 数字设计实现系统用于物理实现、Cadence Voltus™ IC电源完整性解决方案用于电源signoff和设计收敛。Encounter数字设计实现系统结合GigaOpt路径驱动优化和CCOpt并发时钟数据路径优化的方案,使灿芯半导体能同时实现提高性能和降低功耗。此外,Voltus IC电源完整性解决方案使灿芯半导体能在设计早期就可以验证设计功能是否符合预期,从而大大降低在设计后期遭遇失败的风险、最终缩短整个开发时间。 “在竞争白热化的移动设备市场中,用对工具很重要,使用正确的数字设计实现和signoff工具能让我们在竞争中保持领先。”灿芯半导体(Brite Semiconductor)首席营运官徐滔先生表示:“Cadence Encounter数字设计实现系统和Voltus IC电源完整性解决方案的出色效率能帮助我们达成目标,不仅使性能和功耗实现最优化,同时缩短10%的产品上市时间并强化了我们设计的可靠性。” “Cadence的工具帮助灿芯半导体提升了他们的设计品质和工程效率,令他們按时完成了28nm SoC的设计。” Cadence设计与Signoff事业部资深副总裁Anirudh Devgan博士表示:“节省3周的设计时间代表灿芯半导体能够执行更多更创新设计项目,他们有能力让更多的设计项目更快上市。”

    时间:2015-03-02 关键词: cadence signoff

  • 円星科技采用Cadence VIP缩短2.5倍的验证时间

    美国加州2015年2月4日,全球电子设计创新领导厂商Cadence(Cadence Design Systems)今天宣布,专业芯片IP供应商円星科技(M31 Technology)采用Cadence的验证IP(VIP)产品,与手动的测试平台结果相比,不但缩短了2.5倍的验证时间,还能提升设计人员的效率,并确保更佳的验证品质。 円星科技采用Cadence的PCI Express® (PCIe®) 2.0以及TripleCheck™选项,实现更快速的验证收敛,以及完整的规格覆盖。例如DDR、MIPI、USB、SATA和PCIe等VIP模组介面的个別元件能被轻松地插入SoC测试平台中,与芯片共同进行模拟。Cadence的TripleCheck IP Validator包含测试套件、覆盖模型、与验证计划(vPlan)三项主要功能,可简化芯片前阶段(pre-silicon)的循环性验证。 円星科技董事長兼总经理林孝平表示:“身为IP供应商,円星致力于为客戶提供高品质的芯片IP服务,并缩短产品的的开发时间。采用Cadence VIP与TripleCheck解决方案,不仅能大幅缩短设计人员撰写测试平台的时间,更重要的是,设计人员也能轻松执行验证工作,并达到近乎完整的覆盖率。」 Cadence是VIP市场的领导者,拥有完整的产品组合,可支持超过40种通讯协定以及60种记忆体介面。Cadence VIP支持所有主要的模拟器与验证语言,可适用于各种验证环境。

    时间:2015-02-09 关键词: cadence 验证

  • Cadence为ARM高端移动IP套件提供完整的解决方案

    ARM与Cadence合作,帮助设计人员使用ARM Cortex-A72处理器、ARM Mali-T880 GPU及ARM CoreLink CCI-500系统IP实现更快速的产品上市时间 Cadence(Cadence Design Systems, Inc.)与ARM今天宣布,合作推出一个完整的系统级芯片(SoC)的开发环境,支持ARM全新的高端移动IP套件,它采用了最新的ARM®Cortex®-A72处理器、ARM Mali™-T880 GPU和ARM的CoreLink™CCI-500高速缓存一致性互联解决方案。 针对ARM Cortex-A72处理器的Cadence®参考流程从今天起面向市场,支持包括TSMC16纳米FinFET Plus在内的先进制程;同时面向市场的还包括针对ARM Cortex-A72处理器和ARM Mali-T860及T880 GPUs的性能领先的ARM Artisan® 物理IP和 ARM POP™ IP,从而使设计人员能够从容面对处理器越来越具挑战性的性能和功耗目标。 Cadence开发环境包括支持ARM高端移动IP套件的数字和系统级芯片验证工具和IP,能加速高端、复杂的移动设备的上市时间。 为了支持这款处理器和ARM的高端移动IP套件,Cadence与ARM合作: ·通过定义从RTL综合到最终signoff理想的参考流程,为高端移动设备市场实现最佳的PPA目标。该流程经过了ARM内部的使用并验证,包括Encounter® 数字设计实现系统、Encounter RTL编译器、多个Encounter Conformal® 产品、Tempus™ 时序Signoff解决方案、Quantus™ QRC寄生参数提取方案、Voltus™ IC电源完整性解决方案和物理验证系统。 ·整合Cadence Palladium® XP系列和ARM Cortex-A72快速模型(Fast Models),相比于原先单独仿真的方案,在软硬件协同开发、同步周期精准的软硬件调试支持及动态功率分析上可使操作系统启动时间加快50倍并获得10倍的执行加速,通过现实的软件加载优化功耗和预期性能之间的平衡。 ·实现Cadence Interconnect Workbench和ARM CoreLink CCI-500的整合,使自动生成的测试平台能吻合ARM IP多种可能的配置。这些测试平台用于执行互连子系统的周期精确的性能分析,优化设备性能并加速上市时间。 ARM CPU事业部总经理Noel Hurley表示:“ARM Cortex-A72处理器树立了新的标准,提供优质的移动体验、并有望成为移动系统级芯片性能最高的CPU技术。我们一直与Cadence合作,支持我们共同的客户脱颖而出,为移动设备提供业界领先的创新解决方案。” “我们与ARM密切合作,运用ARM Cortex-A72处理器,联合优化我们先进的数字实现和signoff解决方案和系统级芯片验证工具及IP,而且我们已经看到了早期高端移动设备客户的丰硕成果。”Cadence资深副总裁、EDA首席战略官兼CEO办公室主任徐季平博士表示:“此外,我们双方合作确保Cadence的设计流程可以让客户整合ARM Mali-T880 GPU与ARM CoreLink CCI-500,从而在先进工艺节点上实现最佳的效果。Cadence系统级芯片开发环境,支持ARM最新的高端移动IP套件,已经全面通过严格的测试,设计人员可以放心采用这些最新的技术。”

    时间:2015-02-04 关键词: cadence ARM ip套件

  • Cadence Sigrity 2015技术包,涵盖新的产品、一项核心技术更新及灵活的License选择

    优点: ·新的 Sigrity 4-Pack并行及分布式计算(Parallel Computing 4-pack)能实现高效的产品创新,满足Sign-off精度要求下,提取PCB互连模型达到3倍加速; ·更新的电源感知信号完整性 (SI)支持 LPDDR4分析;并能完全按照JEDEC标准来检查LPDDR4. ·灵活的License 选项可提供给具有大分析需求的小型分析团队 Cadence发布Cadence Sigrity 4-pack并行及分布式计算技术和Sigrity System Explorer, 这些内容将更新在电源感知信号完整性工具包中,与此同时对于PCB和封装设计和分析者也提供灵活的购买选项。这个Sigrity技术包将可快速精确地提取PCB Sign-off精度的模型来提高设计效率。 Cadence研发、定制IC和PCB事业部副总裁Vinod Kariat说:“2015年Sigrity产品的解决方案以高速、低功耗电子产品的关键设计为目标,尤其是移动和物联网市场的相关产品。设计师可以根据不同的应用需求,以简单但高性价比的授权方式,采用我们最新的功能(如分布式运算加速和多用户访问)实现LPDDR4的设计和仿真签收。” 新产品 ·Sigrity 4-pack并行及分布式计算是一种新的授权方式,它允许设计师在额外四台电脑上同时并行执行计算任务,由此加快产品开发时间,使精确提取PCB互连模型的速度能提高三倍。 ·Sigrity System Explorer功能能提取通用的拓扑结构,实现各种架构考虑电源的信号完整性(SI)分析和瞬态电源完整性(PI)分析。 最新的重要功能 ·考虑电源的信号完整性 (SI) 分析功能可以完全依据 JEDEC兼容性检查的指标要求来进行 LPDDR4的分析,包括针对内存接口大容量通道仿真中的误码率分析。 授权选项 Cadence还宣布了一些新的产品包,为具有较大分析需求的小型分析团队提供灵活的授权选项。这些产品包包括: ·当单个用户同时负责SI和PI任务时,可选择Allegro® Sigrity SI和Allegro Sigrity PI基础产品的捆绑授权。 ·当单个用户同时负责内存接口和SerDes接口时,可选择SystemSI产品并行和串行总线分析的捆绑授权。 泰克公司(Tektronix)高性能示波器部门的副总裁Brian Reich说:“我们和Cadence的合作可以使双方的工程师团队合作开发工具,提升我们共同客户的产品开发流程。通过双方合作,Cadence的工具可以使我们的客户在产品开发原型阶段就得到支持,并可以顺利过渡到产品开发的测试和测量阶段。以移动内存接口为例,在我们为电子验证提供示波器为主的解决方案時,Sigrity的高效解决方案可以贯穿LPDDR4原型设计的始终。这种协作模式可以帮助我们共同的客户加速产品上市时间。”

    时间:2015-01-29 关键词: cadence

  • UMC联华电子与Cadence合作提供28nm设计参考流程 适用以ARM Cortex-A7 基于MPCore的系统级芯片

    亮点: ·设计流程包括Cadence Encounter数字设计实现系统、Tempus时序Signoff解决方案、Voltus IC电源完整性解决方案、Quantus QRC寄生参数提取解决方案、物理验证系统、Litho物理分析仪和CMP预报器。 ·UMC联华电子实现1.7GHz的ARM Cortex-A7性能与功耗指标以及低于200mW动态功耗 Cadence今天宣布,联华电子 (United Microelectronics Corporation)采用Cadence® 设计实现与signoff工具,用于生产silicon-ready 28纳米ARM® Cortex®-A7、基于MPCore的系统级芯片,瞄准入门级智能手机、平板电脑、高端可穿戴设备和其他先进的移动装置设备。相比于上一代方案,采用Cadence解决方案使联华电子縮短了33%的流片时间并实现了1.7GHz的性能;此外,联华电子也实现了低于200mW的动态功耗,比上一代的设计流程降低了20%。 采用基于多线程技术的Encounter® 数字设计实现系统,包含GigaOpt布线驱动(route-driven)优化和CCOpt并发时钟数据路径(concurrent clock datapath)优化,从而实现更快速的周转时间,并获得性能、芯片面积和驱动功耗的显著提升。此外,对Tempus™ 时序Signoff解決方案、Voltus™ IC电源完整性解决方案、Quantus™ QRC寄生参数提取解决方案、物理验证系统、Litho物理分析仪和CMP预报器的无缝整合,使联华电子能在流程的更早期进行signoff检查,以确保设计功能可以如预期的正常执行。 “Cadence的大规模并行架构使我们能够显著减少signoff分析、设计实现及收敛所花费的时间,因而我们可以快速地为市场提供高品质的参考设计,并且在功耗、性能和面积方面都优于预期指标,联华电子IP开发与设计支持部资深总监林世钦表示:“我们移动类产品客户有非常特殊的设备需求,基于该流程的测试芯片通过了芯片测试,保证客户拿到可靠的28纳米Silicon-ready的参考设计。”

    时间:2015-01-22 关键词: cadence

  • Cadence IP组合和工具支持台积电新的超低功耗平台

    Cadence为先进的低功耗移动消费产品提供关键IP和设计工具 Cadence设计系统公司今日宣布其丰富的IP组合与数字和定制/模拟设计工具可支持台积电全新的超低功耗(ULP)技术平台。该ULP平台涵盖了提供多种省电方式的多个工艺节点,以利于最新的移动和消费电子产品的低功耗需求。 为加速台积电超低功耗平台的技术发展,Cadence将包括存储器、接口及模拟功能的设计IP迁移到此平台。使用Cadence TensilicaÒ数据平面处理器,客户可以从超低功耗平台受益于各种低功耗DSP应用,包括影像、永远在线的语音、面部识别和基带处理。另外,在支持超低功耗设计方面,Cadence的工具组合囊括了数字、模拟、定制及混合信号IC设计的所有产品。 “低功耗的移动和消费产品要建立持续的领先优势,客户必须具备高效能处理技术就如我们的超低功耗技术平台,”台积电设计基础架构市场部资深总监李硕表示:“示部设计功耗技对这一技术的支持,使我们能为双方共同的客户提供一个完整的设计工具和IP的生态系统,推动并加速设计创的发展。” Cadence高级副总裁兼首席策略官徐季平指出:“台积电的超低功耗平台是当今消费电子产品设计应对高效能源挑战迈出的非常重要的一步。我们在此超低功耗平台上的早期投资和我们与台积电的长期合作使Cadence得以迅速地提供新一代消费电子产品设计所需要的IP和工具。”

    时间:2014-10-08 关键词: cadence 台积电

  • Cadence为台积电16纳米FinFET+ 制程推出一系列IP组合

    令设计者受益于先进制程的更高性能、更低功耗以及更小设计面积 Cadence设计系统公司今日宣布为台积电16纳米FinFET+ 制程推出一系列IP组合。 Cadence所提供的丰富IP组合能使系统和芯片公司在16纳米FF+的先进制程上相比于16纳米FF工艺,获得同等功耗下15%的速度提升、或者同等速度下30%的功耗节约。 目前在开发16 FF+工艺的过程中,Cadence的IP产品组合包括了在开发先进制程系统单芯片中所需的多种高速协议,其中包括关键的内存、存储和高速互联标准。IP将在2014年第四季度初通过测试芯片测试。有关IP产品和销售时间的详细信息,客户可联系Cadence当地的销售人员 Cadence在今天还宣布了其针对16纳米FinFET+制程的数字实现、签收和定制/模拟设计工具已获得台积电认证,详细内容,请点击Click here 台积电设计基础架构市场部高级总监李硕表示:“我们16纳米FinFET+制程对于下一代单芯片设计至关重要,它们平衡了设计中性能、功耗和面积的难题。作为台积电长期可信任的合作伙伴,我们相信在这一新制程被广泛采用的过程中,Cadence提供的验证过的工具和IP会扮演非常重要的作用。” Cadence高级副总裁和IP部门总经理Martin Lund指出:“我们针对16纳米FinFET+制程的丰富IP组合将使设计团队能快速进入下一代系统单芯片的设计、并体验到新FinFET制程的性能和功耗优势。”

    时间:2014-10-08 关键词: cadence 台积电

  • Cadence数字与定制/模拟工具通过台积电16FF+制程的认证

    双方在10纳米FinFET工艺上的合作可使客户即刻启动设计 Cadence设计系统公司今日宣布,其数字和定制/模拟分析工具已通过台积电公司16FF+制程的V0.9设计参考手册(Design Rule Manual,DRM) 与SPICE认证,相比于原16纳米FinFET制程,可以使系统和芯片公司通过此新工艺在同等功耗下获得15%的速度提升、或者在同等速度下省电30%。目前16FF+ V1.0认证正在进行中,计划于2014年11月实现。Cadence也和台积电合作实施了16FF+ 制程定制设计参考流程的多处改进。此外,Cadence也在与TSMC台积电合作10纳米FinFET制程,Cadence的技术已经为支持早期投入10纳米的定制设计做好准备。 Cadence定制/模拟和数字设计实现和签收工具已获得台积电验证,客户通过高性能的参考设计流程能实现最快速的设计收敛。通过16FF+认证的Cadence工具包括:Encounter® 数字设计实现系统(Digital Implementation System)、Tempus™ 时序Signoff解决方案、Voltus™ IC电源完整性解决方案、Quantus™寄生参数提取解决方案 (Quantus™ QRC Extraction Solution)、Virtuoso® 定制设计平台、Spectre®仿真平台、物理验证系统、Litho 物理分析仪和CMP 预报器。 CDRF的优化内容包括一个整合进Virtuoso 模拟设计环境GXL的台积电专用应用程序编程接口(API),能加快统计仿真流程,一种利用模块生成器(ModGen)技术的新的设计方法学,用来设计FinFET器件阵列,以避免密度梯度的影响,同时更引入电气预知设计(EAD)平台在设计实现过程中实时地提取和分析寄生效应和电迁移(EM)错误。流程中使用到的Cadence工具包括Virtuoso定制设计平台、集成的在线物理验证系统、物理验证签收系统、Quantus寄生参数提取方案、Spectre仿真平台、Voltus-Fi定制电源完整性解决方案和Litho电子分析工具。 Cadence在今天也宣布了针对台积电16纳米FinFET+的一系列IP。 台积电设计基础架构市场部高级总监李硕表示:“我们和Cadence密切合作认证工具,让客户受益于台积电16纳米FinFET+制程的高性能和低功耗。我们的设计工具和制造工艺都经过了测试,以确保他们能无缝的协同工作,让客户能够实现减少迭代和提升可预测性。除此之外,我们还在积极地和Cadence合作10纳米FinFET制程,我们双方的联合流程已经为早期的定制设计做好了准备。” Cadence资深副总裁兼首席策略官徐季平博士表示:“创新是我们公司秉承的核心精神,也是我们持续投资与合作伙伴台积电共同开发16纳米和10纳米FinFET技术的主要原因,台积电和Cadence紧密合作力求突破,让我们的客户始终站在芯片技术的最前沿。全球最新移动设备的供应商早已受益于16纳米FinFET+设计流程,进而准备采用10纳米FinFET技术,以克服设计的复杂度、加快上市时间。”

    时间:2014-10-08 关键词: cadence 台积电

  • 台积电采用Cadence的16纳米FinFET单元库特性分析解决方案

    Virtuoso Liberate特性分析解决方案搭配Spectre电路模拟器倍增16纳米FinFET单元库的特性分析速度 亮点: • 输出单元库符合台积电对16纳米FinFET STA关联性的严格的精度目标 • Cadence的16纳米FinFET v1.0单元库特性分析现已运用于制程和STA工具认证 • 16纳米FinFET单元库特性分析工具现已在台积电网上设置实现 Cadence设计系统公司今日宣布台积电采用了Cadence®16纳米FinFET单元库特性分析解决方案。由Cadence和台积电共同研发的单元库分析工具设置已在台积电网站上线,台积电客户可以直接下载。该设置是以Cadence Virtuoso® Liberate® 特性分析解決方案和Spectre® 电路模拟器为基础,并涵盖了台积电标准单元的环境设置和样品模板。 利用本地的Spectre API整合方案,Liberate和Spectre电路模拟器的组合方案能提供优异的收敛和精确度,让双方客戶都加速其单元库特性分析周期。在与台积电共同进行的测试中,Cadence的特性分析和模拟方案的整合让16纳米FinFET标准和复杂单元性分析周期减半。因此,台积电已将Liberate解决方案和Spectre电路模拟器整合进其最新16纳米FinFET单元库的分析制程中。采用Cadence特性分析解决方案的单元库使用在16纳米FinFET v1.0 静态时序分析 (STA) 工具认证中,包括Cadence Tempus™ 时序收敛解决方案和其他STA工具。该参考设计包为台积电客戶提供他们需要的工具,以统一的方法论解决其各自在再次特性分析中面临的特殊的设计挑战,同时符合台积电严格的精度和性能要求。Liberate解决方案也持续为第三方电路模拟器提供支持。 Cadence定制IC和PCB部门资深副总裁Tom Beckley表示:“在与台积电合作开发的16纳米FinFET中,单元库特性分析扮演着相当重要的角色,透过此次合作,客戶能享受到16纳米FinFET单元库特性分析必备的更高生产量、精确度和产能。”

    时间:2014-10-08 关键词: cadence 台积电

  • MIPI促使移动应用设计、验证与测试更高效

     移动多媒体领域的开发人员正努力应对行业飞速发展所带来的巨大机遇与挑战。日前,由MIPI联盟重要成员Cadence和泰克(Tektronix)联合举办的MIPI(Mobile Industry Processor Interface)产品技术研讨会,为开发人员联合展示了MIPI标准的最新发展趋势,以及如何通过整合的IP/VIP方案、MIPI测试验证方案,来解决系统设计复杂性、设计成本、可靠性和加速产品上市时间等方面的设计挑战。 作为移动应用处理器重要的开放标准之一,MIPI旨在提升应用处理器接口的一致性,在加速向用户提供移动设备的同时,促进移动设备的重复使用和兼容性。包括苹果、三星、Google、小米等企业的主流智能手机型号内部都有基于MIPI的规范。MIPI联盟总经理, Peter B. Lefkin表示,“截止今年七月,我们很荣幸在全球拥有258个成员,几乎遍及每一个移动领域。 在中国大陆及香港地区,我们拥有包括海思、中兴、展讯在内的15家成员。MIPI为移动及相关领域提供多媒体、芯片到芯片(chip-to-chip)、通信、控制/数据和调试等诸多方面的接口规范,并已是高速物理层接口、多媒体、控制与调试等多方面的主流规范。”对于MIPI未来发展的趋势,Peter表示,“MIPI目前新加入2K/4K高清显示、传感器、更高性能摄像头、数字音频接口等规范。 同时,随着移动对诸多领域产生的巨大影响,MIPI联盟也希望将影响力继续拓展至诸如汽车电子、医疗电子、可穿戴和物联网等为移动所覆盖的应用领域,如IOT、传感器等会是MIPI未来关注的方向。作为标准的制定方,来自市场应用的驱动和来自联盟成员的推动,将是MIPI制定未来标准计划的重要动力,为此,MIPI也期待更多中国企业加入贡献者的行列。” MIPI促使移动应用设计、验证与测试更高效 作为MIPI联盟重要的知识产权成员之一,Cadence希望利用其整合的IP/VIP方案,帮助开发人员更可靠、更快速地将芯片设计推向市场。Cadence IPG策略营销总监Kevin Yee表示,“随着系统复杂度的增加,芯片的集成度越来越高,芯片内IP的数量也越来越多。设计师们仍然面临着来自更快速度、更低价格、快速上市方面的压力。 为此,IP供应商可以一如既往地协助SoC设计师提高效率,帮助其在芯片设计规划中更合理的设计接口,通过可靠的解决方案降低设计风险,并利用其VIP和硬件平台更快更好的完成验证测试,最终缩短整个开发周期。”Cadence拥有丰富的移动IP解决方案,包括 Hard IP, Soft IP以及Verification IP,范围涵盖存储器、Tensilica、AMS、接口、显示、外设等各方面,能满足一站式的设计需求。 在MIPI方面,Cadence则可提供完整的IP/VIP方案。相较于其它IP供应商,Cadence在移动IP方面的主要优势在于其能提供客制化、基于移动应用驱动、低功耗需求驱动、易于集成以及面向下一代技术的IP。Cadence也积极部署新兴标准与技术,如其率先提供支持DDR4、LPDDR3、eMMC的IP。同时,Cadence也开始尝试在诸如Hi-Fi音频、ISP(Image Signal Processor)等方面提供Turnkey Solution,方便设计师们灵活选择,在设计过程中减少设计风险,在最短的时间把产品推向市场。 同为MIPI重要成员,测试测量领域的领先企业泰克则提供了其基于MIPI测试验证的完整解决方案。泰克MIPI行业经理Keyur Diwan介绍道,“目前测试测量行业所面临的主要挑战之一来自于移动产品对数据吞吐率要求的不断提高,这也使得信号传输速率越来越快,而产品尺寸又不断变小,给测试、包括测试可靠性、测试信号完整性、测试干扰等问题带来很大挑战。对于MIPI测试系统而言,由于其所涉及的规范比较多,且新技术加入的速度快,使开发人员对测试系统更新有更高需求。 作为MIPI成员,泰克本身就在第一时间参与新技术规范和新测试需求的制定,所以当规范发布后,开发人员可以在泰克前期积累的基础上,迅速满足其对新技术的测试需求。泰克新推出的自动测量系统,能在10分钟左右时间内完成20余项测试内容,帮助企业加速产品上市时间。泰克也在测试系统中提供裕量,使开发人员可以通过加压测试来测量自身新品性能。对于小尺寸测试,泰克还有其独特的信号外引方法。 总之,泰克希望能从信号源、探针、测试软件、整体分析报告等多方面提供整体测试体系。目前,泰克在信号发生器方面已能提供一台设备同时支持D-PHY、C-PHY和M-PHY信号。在MIPI新标准演进方面,泰克已准备好M-PHY v3和D-PHY 1.2的测试支持,并正在参与D-PHY 2.0规范的测试中,其基于C-PHY的方案预计将在2014至2015年推出。”

    时间:2014-09-09 关键词: cadence tektronix mipi

  • Cadence发布高端芯片设计工具Voltus Fi

    时值Cadence一年一度的用户大会CDNLive 2014期间,该公司向全球发布了一款最新电源管理产品Voltus Fi定制电源完整性解决方案。作为2013年11月发布的设计签收方案电源管理Voltus 平台的补充,实现了对定制化和模拟IC设计中的电源签收设计。 这里我们可以先来大概介绍下芯片设计的流程,才能清楚Cadence这款Voltus Fi签收工具的作用和意义。现有大规模集成电路设计的趋势是融合了模拟和数字部分的混合信号产品设计,在确定了芯片所要采用的工艺、平台,芯片管脚数、封装,以及要实现的功能和性能后,就进入系统开发和原型验证阶段。其中数字系统一般用FPGA来进行原型开发和测试验证。模拟部分的设计和验证则根据工艺厂提供的参数模型来仿真,性能指标只能通过真实投片来验证设计。因此混合信号的芯片一般是模拟部分先投片验证,性能指标通过测试后,再进行整体投片。 Cadence公司芯片签收与验证部门产品营销总监Jerry Zhao(左)和Cadence中国区销售副总裁兼中国区总经理刘国军(右) 系统开发和原型验证通过后,进入芯片版图的设计实现阶段,即晶体管级的工艺准备阶段,为最后流片和量产提供数据,版图设计过程中要进行验证,包括DRC、LVS、ANT、后仿真等,这些验证都是为保证布局布线的合理以满足晶圆代工厂工艺设计规则,同时也验证一些工艺的寄生参数等因素是否会影响系统实现的最终性能。版图通过各种仿真验证后生成GDS文件,发给代工厂完成流片和生产。 Cadence提供的Voltus签收平台就用在版图设计、验证部分,用于实现对版图设计中的电源线、地线的布局布线的合理性验证。其中去年11月推出的Voltus IC用于实现对数字和SoC芯片的版图验证,刚刚推出的Voltus Fi产品则可实现对定制化及模拟芯片版图的电源签收验证。两款产品的组合就可以实现对混合信号芯片版图的电源签收验证。 Cadence公司芯片签收与验证部门产品营销总监Jerry Zhao介绍,通常芯片设计中电源线的布局布线面临的一些问题包括由于线宽设计不合理造成IR压降不满足有效的电压等级,从而在一些意外发生时会造成系统的功能性失效,如高低电平转换出现问题等;以及在电源布线中德金属导线电迁移造成的长期可靠性问题。 像Cadence提供的Voltus Fi工具这样实现晶体管级电源签收的功能,需要克服的挑战包括: EM分析。因狭窄的金属导线上的高密度电流会因为电迁移损坏导线,EM分析解决方案要计算每一条导线上的电流并与EM规则进行对比。 IR分析。因流经金属导线的电流产生压降。IR分析解决方案要计算各设备的IR压降并显示实际电压值。 晶体管级EMIR的独特挑战。布局后要模拟大型RC,即工艺布局布线产生的RC寄生参数模型;要方便在模拟设计流程中使用;最后要和Voltus数字设计部分形成统一解决方案:模块+晶体管全芯片SoC。 Cadence公司发布Voltus电源签收平台另一大特点是可满足台积电16nm FinFET工艺的设计规格,而提到如此先进制程在国内IC设计企业中的需求时,Cadence中国区销售副总裁兼中国区总经理刘国军对与非网记者表示,Cadence作为先进EDA设计工具的提供商,与国内IC设计企业有着紧密的合作和联系,而从他们了解到的国内IC设计企业的实力来看,对此类高端设计工具的需求同样强烈,这也从一个侧面反映了国内IC设计的乐观前景。Jerry则补充,Voltus电源签收平台以及最新推出的Voltus Fi工具具备向下兼容性,即满足16nm先进制程的同时也同样满足现有其他工艺尺寸的设计规格,不同的芯片设计企业都可以采用。

    时间:2014-08-14 关键词: cadence 电源管理 voltus fi

  • Cadence Voltus-Fi:晶体管级EMIR分析技术

    Cadence Voltus-Fi:晶体管级EMIR分析技术

    提到 Cadence,出现在我们脑海中的第一个词应该就是“创新”了,Cadence 是一家全球电子设计创新领先公司,那么今天我们就一起了解一下 Cadence 最新发布的 Voltus-Fi 定制型电源完整性解决方案。 8月5日,Cadence 2014年使用者大会在上海举办,会议集聚了 Cadence 的技术用户、开发者、业界专家与行业媒体700多人,Cadence 工具的开发专家和使用者们面对面分享重要设计与验证问题的解决经验,探讨高级晶片、SoC和系统的技术潮流趋势。当天下午,Cadence设计系统公司举办了 Voltus-Fi 新品发布会,隆重推出Cadence Voltus-Fi 定制型电源完整性解决方案,具备晶体管级的电迁移和电流电阻压降分析技术。发布会上,Cadence公司的芯片签收与验证部门产品营销总监Jerry Zhao向21ic等电子媒体详细介绍了Voltus-Fi 。 Jerry Zhao 讲到:“电源签收面临一些大的挑战,如意外或设备造成的功能失效, IR压降的有效电压等级和金属导线电迁移造成的长期可靠性问题,而 Voltus-Fi 具备晶体管级的电迁移和电流电阻压降分析技术(EMIR)可以很好地解决这些问题。” Voltus-Fi 功能: ·模拟或定制模块层功耗计算 ·晶体管级EMIR电源完整性分析 ·物理层实现优化 ·降低EMIR对设计收敛的影响 Voltus-Fi 定制型电源完整性解决方案通过一些核心功能可以缩短关键的电源签收环节和分析阶段,包括: ·Cadence获专利的基于电压的迭代方法,需要占用的内存较少,运行速度相比于目前行业传统的基于电流的迭代方法大大提升。 ·完全集成于Cadence Virtuoso® 平台,提供统一的设计流程,提升了设计人员在模拟和定制模块进行EMIR签收的工作效率。 ·利用了Cadence Quantus™ QRC寄生参数提取方案中的晶体管级寄生参数提取功能、Cadence Spectre® APS和Spectre® XPS的晶体管级仿真功能、以及最后在真实版图上可快速分析、调试排除故障和优化的EMIR结果可视化功能. ·Voltus-Fi定制化电源完整性解决方案和Voltus IC电源完整性解决方案整合后,为模拟和混合信号设计提供先进的晶体管级和模块级混合电源签收解决方案提供了无缝衔接流程。 Voltus-Fi获得晶圆厂在电源签收中SPICE级精度的认证,从而创建了设计收敛的最快路径。新的解决方案采用Cadence Spectre® APS(Accelerated Parallel Simulator)进行签收级别的SPICE仿真,提供业界一流的晶体管级精度,以满足在先进制程上复杂的生产工艺要求,它补充了Cadence Voltus IC电源完整性解决方案中全芯片、模块级电源签收工具,完善了公司电源签收的技术方案。 Cadence 是一家传统的美国公司,而Voltus-Fi 之所以选择在中国首发,Cadence中国区销售副总裁兼中国区总经理刘国军先生解释到:“中国近几年集成电路市场发展迅速,对于Cadence来说,中国市场也成为Cadence非常重要的一个市场,这是今天Voltus-Fi在中国首发的一个原因,当然还有另一个就是Cadence 2014年使用者大会正好在上海举办。”对于大家比较关心的Voltus IC的市场情况,Jerry Zhao表示:“Voltus IC的市场情况非常好,很多公司都已经使用Voltus-Fi,还有很多公司正在进行使用前的验证。” 当今芯片研发,功耗、精度以及研发速度的重要性日益凸显,Cadence Voltus-Fi在保证高精确度和高可靠性的同时能缩短设计收敛所需时间,推进产品研发进度,加快产品上市。“对于我们的iCE40和ECP5 FPGA系列用户来说,实现最低的功耗势在必行,Voltus-Fi定制电源完整性解决方案可确保我们实现极高要求的晶体管级精确结果,同时还可最大限度地降低功耗。”这是Lattice 半导体公司研发副总裁对Voltus-Fi的评价。

    时间:2014-08-14 关键词: cadence 技术专访 emir

  • Cadence推出Voltus-Fi定制型电源完整性解决方案 提供SPICE级精度晶体管级电源签收解决方案

    Cadence推出Voltus-Fi定制型电源完整性解决方案 提供SPICE级精度晶体管级电源签收解决方案

    亮点: · 采用Spectre加速并行仿真器APS进行SPICE级仿真,提供一流的晶体管级EMIR精度。完善了Cadence的电源签收解决方案。 · 为业界先进制程的FinFET工艺提供一流的精度。 Cadence设计系统公司今天宣布推出Cadence® Voltus™-Fi定制型电源完整性解决方案(Cadence® Voltus™-Fi Custom Power Integrity Solution),具备晶体管级的电迁移和电流电阻压降分析技术(EMIR),获得晶圆厂在电源签收中SPICE级精度的认证,从而创建了设计收敛的最快路径。新的解决方案采用Cadence Spectre® APS(Accelerated Parallel Simulator)进行签收级别的SPICE仿真,提供业界一流的晶体管级精度,以满足在先进制程上复杂的生产工艺要求,它补充了Cadence Voltus IC电源完整性解决方案中全芯片、模块级电源签收工具,完善了公司电源签收的技术方案。 Voltus-Fi定制型电源完整性解决方案通过一些核心功能可以缩短关键的电源签收环节和分析阶段,包括: · Cadence获专利的基于电压的迭代方法,需要占用的内存较少,运行速度相比于目前行业传统的基于电流的迭代方法大大提升。 · 完全集成于Cadence Virtuoso® 平台,提供统一的设计流程,提升了设计人员在模拟和定制模块进行EMIR签收的工作效率。 · 利用了Cadence Quantus™ QRC寄生参数提取方案中的晶体管级寄生参数提取功能、Cadence Spectre® APS和Spectre® XPS的晶体管级仿真功能、以及最后在真实版图上可快速分析、调试排除故障和优化的EMIR结果可视化功能. · Voltus-Fi定制化电源完整性解决方案和Voltus IC电源完整性解决方案整合后,为模拟和混合信号设计提供先进的晶体管级和模块级混合电源签收解决方案提供了无缝衔接流程。 莱迪思半导体(Lattice Semiconductor)研发部副总裁Sherif Sweha指出:“ 最低的功耗对我们的iCE40和ECP5 FPGA 产品系列至关重要, Voltus-Fi定制型电源完整性解决方案确保我们在降低功耗的同时还能保证极其严格的晶体管级的精度要求。我们也使用了Voltus IC电源完整性方案实现在模块层面的完整性,凭借业内一流的电源签收解决方案不断优化我们的移动设备。 Cadence数字和签收部门(DSG)资深副总裁Anirudh Devgan表示:“使用Voltus-Fi定制型电源完整性解决方案,我们的客户在Virtuoso环境下能实现从模拟IP模块到嵌入式存储器晶体管级模块最精确的EMIR结果,此外,Voltus-Fi定制化电源完整性方案为晶体管级模块产生高精度的IP层级电源网格模型,它可以协助客户运行Voltus IC电源完整性方案,在顶层进行完整的、全芯片SoC电源签收,实现最快路径的设计闭合”。 Voltus-Fi定制型电源完整性解决方(Voltus-Fi Custom Power Integrity Solution)现已供货。

    时间:2014-08-06 关键词: cadence 电源新品 电源签收

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