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  • ARM AMBA协议Cadence验证IP 大幅缩短验证时间

    电子设计创新企业Cadence设计系统公司,今天宣布使用ARM AMBA协议类型的Cadence验证IP(VIP)实现多个成功验证项目,这是业界最广泛使用的AMBA协议系列验证解决方案之一。顶尖客户,包括 CEVA公司、Faraday Technology公司、以及海思(HiSilicon)已经将其验证时间从几个月缩短到几个星期,并成功实现了最尖端的ARM技术,使用对应AMBA 协议的Cadence VIP,这是该公司用于SoC验证的全面VIP目录的一部分。 Cadence一直与ARM密切合作,确保其VIP解决方案支持ARM CoreLink CCI-400 Cache Coherent Interconnect与CoreLink NIC-400 Network Interconnect,使用AMBA 4协议。这样ARM与Cadence的共同用户就可以得到一个可靠、灵活与高度差异化的验证方案,并用于ARM CoreLink互联IP。 “随着ARM合作伙伴的设计在复杂性方面逐年提高,成功检验SoC的性能成为一个至关重要的必要之举,”ARM设计促进部主管Joe Convey说,“对应ABMA协议的全面Cadence验证IP解决方案帮助我们的共同客户解决挑战的同时,采用了最新的ARM技术。ARM与 Cadence的合作帮助客户不断取得成功,便于其在新一代设计中采用我们最高级的AMBA规格,比如AXI4与AXI Coherency Extensions (ACE)。 Cadence VIP目录包含仿真的、基于断言的与加速型VIP,面向常见的AXI、AHB与APB协议。此外,Cadence VIP支持AMBA4,即AMBA系列的最新版本,它增加了5种互联协议:用于处理器之间缓存一致性的ACE;对应I/O一致性的ACE-Lite;促进性能与功耗效率最大化的AXI4;最适合FPGA实现的AXI4-Stream。基于ARM协议的SoC与IP、子系统的设计师使用Cadence提供的全范围验证IP,在设计质量与上市时间方面都实现大幅改进。 “CEVA是世界顶尖的移动、数字化家庭与网络市场的DSP内核与平台解决方案认证机构。我们特有的FIC总线提供了实现优化设计必要功能的适当平衡性,”CEVA公司市场与投资关系部主管Richard Kingston说,“对应AXI的灵活Cadence VIP让我们能够使其适应我们的独特应用,并全方位检验总线互联。这可以将我们的验证时间从6个月减少到3个星期。” Cadence致力于在推出新规格之时甚至之前就有验证IP可用,该公司与ARM合作,实现ACE规格的产品化,并支持所有ARM Cortex-A15处理器的初期客户。这种早期合作意味着ACE的主流应用者可以面向ACE使用可靠的Cadence VIP,满怀信心地进行操作。 “HiSilicon是一家ASIC与通信网络和数字媒体解决方案领先企业。提供高级多核ARM SoC给我们的客户需要领先的IC设计技术,”HiSilicon云计算部门主管Ting Lei说,“面向AXI4与ACE的Cadence VIP帮助我们快速而有效地推出无瑕疵的SoC设计。” “作为一家领先的ASIC与SIP,硅知识产权供应商,Faraday致力于帮助客户及时实现其芯片设想。我们采用Cadence VIP解决方案是因其成熟性、完善的功能与服务支持。采用这些技术后,Faraday可以为客户提供全面的SoC与IP层验证覆盖,”Faraday研发联合副总裁Ken Liao说。

    时间:2012-11-07 关键词: cadence 协议 ARM amba

  • TSMC授予Cadence两项“年度合作伙伴”奖项

    TSMC授予全球电子设计创新领先企业Cadence 设计系统公司两项“年度合作伙伴”大奖,以表彰其工程师在新兴3D-IC与20纳米芯片开发领域所做出的贡献。这两个大奖包括“CoWoS设计促进与测试载体开发”以及“联合提供20纳米参考流程”--这是对其专业性、技术领先性的认可,以及表彰Cadence致力于与晶圆厂合作伙伴紧密合作,促进高级芯片设计与生产。 “TSMC的合作伙伴大奖证明了合作的力量,”Cadence硅实现部门研发高级副总裁Chi-Ping Hsu说,“通过这么多年的密切合作,我们已经能够为客户提供一种更轻松的途径,应对其在3D-IC和20纳米设计等重要领域面临的最艰巨的挑战。我们很自豪能够获得这些奖项,而真正的赢家是我们的客户。” “这些奖项是对Cadence在3D-IC与20纳米设计方面所做工程贡献的认可,”TSMC设计架构市场部高级主管Suk Lee说,“Cadence持续提供先进技术,并且与TSMC密切合作,促进半导体与系统设计的大步发展。” TSMC最近选择了Cadence?解决方案用于其20纳米设计架构。这些解决方案包括Virtuoso?定制/模拟与Encounter ?RTL-to-signoff平台。TSMC还确认采用Cadence 3D-IC技术应用于其CoWoS(chip-on-wafer-on-substrate)参考流程;两家公司开发了一款CoWoS测试载体,包括Cadence Wide I/O存储控制器与PHY IP。

    时间:2012-11-09 关键词: cadence 合作伙伴 tsmc

  • Cadence采用FinFET技术流片14纳米芯片

    该14纳米产品体系与芯片是ARM、Cadence与IBM之间在14纳米及以上高级工艺节点上开发系统级芯片(SoC)多年努力的重要里程碑。使用FinFET技术以14纳米标准设计的SoC能够大幅降低功耗。 “这款芯片代表了高级节点工艺技术的重要里程碑,通过三家公司多名专家的密切合作实现,”Cadence硅实现部门高级副总裁Chi-Ping Hsu说,“FinFET设计为设计者们带来了巨大的优势,不过也需要高级晶圆厂的支持,还有IP与EDA技术,以应对诸多挑战。Cadence、IBM与ARM合作解决这些难点,并开发了一个产品体系,能够支持多样化产品设计的14纳米FinFET开发。” 该芯片是设计用于检验14纳米设计基础IP的建构模块。除了ARM处理器外,SRAM存储器模块和其他模块也包含其中,提供了基于FinFET的ARM Artisan?物理IP的基础IP开发所需的描述数据。 “每次进入更小的工艺节点都会出现新的挑战,需要SoC设计产业链上的行业领袖们深入合作,”ARM物理IP部门副总裁兼总经理 Dipesh Patel说,“在14纳米设计中,很多围绕FinFET的挑战,以及我们和Cadence与IBM的合作,主要都在于结局如何让14纳米FinFET设计更可靠而有经济可行性。” ARM设计工程师采用一个ARM Cortex-M0处理器,使用基立于IBM 绝缘体上硅(SOI)技术的14纳米FinFET技术,它提供了最佳的性能/功率配置。采用全面的14纳米double patterning与FinFET支持技术,工程师可使用Cadence技术设计FinFET 3D晶体管芯片。 “此14纳米测试芯片的流片是我们用FinFET在SOI上利用其内置电解质隔离法获得的重大进展,”IBM半导体研发中心副总裁Gary Patton说,“实际上,Cadence与ARM已经在设计解决方案上进行合作,成功实现了这块基于IBM FinFET技术的测试芯片的流片。我们将继续合作,在14纳米及以上工艺全面应用的SOI FinFET设备中实现卓越的功耗、性能与多样性控制。” 为获得成功,工程师需要14纳米与FinFET规则检查的支持,以及改良的时序分析。芯片是使用Cadence Encounter Digital Implementation(EDI)系统以ARM 8-track 14纳米FinFET标准单元库实现的,该标准单元库采用Cadence Virtuoso工具进行设计。EDI系统提供了执行基于14纳米FinFET型DRC规则的设计所需的高级数字功能,并采用了全新GigaOpt优化技术,实现FinFET技术带来的功耗与性能优势。此外,该解决方案还使用完整的经过产品验证double patterning纠正实现功能。Encounter Power System、Encounter Timing System与Cadence QRC Extraction提供了14纳米时序与功率签收功能支持14纳米FinFET架构。

    时间:2012-11-19 关键词: cadence finfet 纳米芯片 流片

  • Cadence 试产FinFET制程14nm测试晶片

    Cadence近日宣布,运用IBM FinFET制程技术所设计的 ARM Cortex-M0 处理器14nm测试晶片已投入试产。成功投产14nmSOI FinFET 技术归功于三家厂商携手建立的生态体系,在以 FinFET 为基础的 14nm设计流程中,克服从设计到制造的各种新挑战。 14nm生态系统与晶片是ARM、Cadence与IBM合作在14nm以上的先进制程开发系统晶片(SoCs)之多年期协议的重大里程碑。运用FinFET技术的14nm设计SoC实现了大幅减少耗电的承诺。 “这个晶片代表着先进制程技术的重大里程碑,这是三家公司的专家们通力协作的成果。”Cadence益华电脑晶片实现事业群资深副总裁徐季平表示:“FinFET设计为设计社群提供了重大的优势,但也需要先进晶圆厂、IP与EDA技术的支持,以克服可观的挑战。Cadence、IBM与ARM通力合作克服了这些挑战,也为各种生产设计而发展出能够支援14nmFinFET开发的生态系统。” 这个晶片之所以开发,是为了要验证14nm设计专属基础IP的建构基块。除了ARM处理器、SRAM记忆体区块之外,还包含了其他区块,为以FinFET为基础的ARM Artisan实体IP的基础IP开发工作提供不可或缺的特性资料。 每当SoC往更小的面积进行设计时,就会带来新的挑战,这些挑战需要SoC设计产业链中的领导厂商通力合作,一起来解决。”ARM副总裁暨实体IP事业部总经理Dipesh Patel表示:“在14nm的设计上,多数的挑战来自于FinFET技术,而我们与Cadence和IBM的合作就是专注于实现14nmFinFET技术在设计与经济成本上的可行性,克服这些挑战。」 ARM设计工程师们运用建立在IBM的绝缘层上覆矽(silicon-on-insulator,SOI)技术之上的14nmFinFET技术的ARM Cortex-M0处理器,提供最佳的效能/功耗组合。采用周延的14nm双重曝光与FinFET支援方法,搭配使用Cadence技术的工程人员来设计FinFET 3D电晶体晶片。 “这次14nm测试晶片试产是我们在SOI上运用内建的电介质隔离功能,而在FinFET取得的重大进展。”IBM半导体研发中心副总裁Gary Patton表示:“事实上,Cadence与ARM在设计解决方案上协同作业,将这个以IBM的FinFET技术为基础的测试晶片投入试产。我们仍将继续合作,在14nm以上兑现全空乏型(fully depleted) SOI FinFET装置的卓越功耗、效能与变异性控制的承诺。” 为了成功,工程师们必须要有14nm与FinFET规则台(rule decks)以及更佳的时序分析的支援。这个晶片是运用Cadence Encounter Digital Implementation (EDI)系统而设计实现的,具备运用Cadence Virtuoso工具而设计的ARM 8-track 14nmFinFET标准单元库。EDI系统提供按照以FinFET为基础的14nmDRC规则执行设计实现所需的先进数位功能,并纳入全新GigaOpt最佳化技术,享受FinFET技术所提供的功耗与效能优势。此外,这个解决方案也运用通过生产验正的双重曝光更正设计实现功能。Encounter Power System、Encounter Timing System与Cadence QRC Extraction提供支援14nmFinFET结构的14nm时序与电源signoff功能。

    时间:2012-11-26 关键词: cadence nm 14 finfet

  • PCB发展趋势解读 Cadence Allegro 16.6助力布局优化

    PCB发展趋势解读 Cadence Allegro 16.6助力布局优化

    PCB的设计趋势解读 科通Cadence产品经理王其平认为,PCB的三个设计趋势是:小型化,功能越来越多;高速化;工具的智能化。在高速、高密度PCB设计方面,Cadence提供了很好的解决方案来优化电路板布局。以多层PCB设计为例,Cadence的工具可以通过优化布局来减少设计层数,节省成本。“用其他工具需要8层完成的设计,用Cadence工具可能仅需4层就能实现。”   随着未来的设计趋势将向高速、高密度发展,仿真功能变得非常重要。因此,今年Cadence收购了信号与电源完整性技术供应商Sigrity,从而进一步加强了仿真的能力。Sigrity提供了丰富的千兆比特信号与电源网络分析技术,包括面向系统、PCB和IC封装设计的独特的考虑电源影响的信号完整性分析功能。Sigrity分析技术与Cadence Allegro和OrCAD设计工具的组合将会提供全面的前端到后端的综合流程,帮助系统和半导体公司提供高性能设备,应用千兆比特接口协议,例如DDR和PCI Express。 Cadence Allegro 16.6的最新功能特点 与Protel提供的是一个完整的设计工具包不同,Cadence Allegro工具提供了极其灵活的配置,通过拆分成许多功能模块,不同需求的客户可以找到最贴切的方案,从而大幅节省了成本。相比Allegro 16.5,之前的Pspice只能支持单核,而新的Pspice可支持多核(超过4核),因而在仿真速度方面最高提升4倍。加强了与用户互动的功能,可通过云存储将设计放到云端。此外,在Team Design、小型化、三维接口等方面都有很好的改进。 Allegro 16.6能够将高速界面的时序闭合加快30~50%,这有赖于时序敏感型物理实现与验证,其对应的业界首个电子CAD(ECAD)团队协作环境,面向使用Microsoft SharePoint技术的PCB设计。 Allegro 16.6产品线的新功能有助于嵌入式双面及垂直部件的小型化改良,改进时序敏感型物理实现与验证,加快时序闭合,并改进ECAD和机械化CAD(MCAD)协同设计--这些都对加快多功能电子产品的开发至关重要。Allegro套件的PCB设计小型化功能在16.5中已经提供,Allegro 16.6产品套件继续利用嵌入式有源及无源元件最新的生产工艺,解决电路板尺寸不断缩小有关的特定设计问题。元件可利用Z轴垂直潜入到PCB内层,大大减少X和Y轴布线空间。 Allegro 16.6通过自动交互延迟调整(AiDT)加快时序敏感型物理实现。自动交互延迟调整可缩短时间,满足高级标准界面的时序约束,例如DDR3等,缩短的程度可达30~50%。AiDT可帮助用户逐个界面地迅速调整关键高速信号的时间,或将其应用于字节通道级,将PCB上的线路调整时间从数日缩短到几个小时。EMA Timing Designer结合Allegro PCB SI功能,帮助用户迅速实现关键高速信号的时序闭合。 业界评价 据王其平介绍,过去一年,科通代理Cadence的业务量实现了将近100%的增长,客户群数量不断突破,市场占有率也不断增加。他解释说,例如,手机向智能手机的转移使得很多开发平台往Cadence平台转移。这是由于客户的设计复杂度不断提升,对于工具的需求也不断往高端靠近。而从以已有实例来看,客户用两个月时间即可完成从Protel向Cadence工具的全部切换。 王其平表示,市场资源和联合支持是科通的重要优势,科通可以为用户提供从芯片级到板级的良好支持,在成本方面也更具竞争力。从2011年开始代理Cadence产品至今,科通始终专注于如何实现更好的服务,将获得市场占有率放在第一位,短短两年客户数量已达到100多位。目前,除了每周二的在线培训,科通还通过workshop、研讨会等其他形式为客户提供多种支持。

    时间:2012-12-07 关键词: cadence PCB allegro 16.6

  • Cadence将推最新汽车以太网设计IP和验证IP(VIP)

    近日,Cadence 设计系统公司宣布将很快推出业界首款用于最新的汽车以太网控制器的汽车以太网设计 IP 和 验证 IP (VIP)。Cadence SOC 实现业务部门高级副总裁 Martin Lund 表示:“相比于以前使用的、与昂贵、低性能和专有技术有关的汽车连接性,车载以太网的推出为其带来革命性的优势。 通过我们的新型 IP 和 VIP 产品,客户可以更加轻松地实施最新的汽车要求,并为车载通信创建高级的、基于以太网的产品。”  基于标准的设计 IP 和 VIP 支持由 OPEN Alliance Special Interest Group (SIG) 定义的最新汽车以太网扩展。 两种IP共同帮助加快了目前最新的汽车上市要求,包括改进了车载安全性、舒适性和信息娱乐系统,并降低了网络复杂性、减少了布线成本。 通过面向基于以太网的汽车连接性的 Cadence Media Access Controller (MAC) Design IP 和 VIP,这些新功能的实施可以更加快速和简单。 在 OPEN Alliance SIG 的推动下,汽车行业正在倾向于将以太网作为基于 IEEE 标准的车载网络,以便开发更简单、更强大的汽车电子/电气架构。 车载以太网通过低重量、非屏蔽双绞线电缆为汽车行业提供了经济高效的布线解决方案。 “汽车制造商开始通过车辆内部的非屏蔽双绞线电缆部署汽车以太网。 因此,对整个行业来说非常重要的一点是由 Cadenc 等公司提供设计和验证 IP,使生态系统能够开发面向车载通信的、基于以太网的产品,”Strategy Analytics 全球汽车业务总监 Ian Riches 说。 Cadence MAC 设计 IP 加快了基于汽车以太网的集成电路的开发。 另外,Cadence Ethernet VIP 的客户可以使汽车以太网协议的复杂一致性测试自动化,并利用高级验证方法。 Cadence VIP 显著缩短了整个测试平台的开发时间,进而提高了验证生产率。

    时间:2012-12-12 关键词: cadence 汽车 ip vip

  • EDA厂商Cadence助Renesas加速实现周期降低成本

    EDA厂商Cadence助Renesas加速实现周期降低成本

    近日,Cadence设计系统公司宣布Renesas微系统有限公司已采用Cadence Encounter RTL Compiler用于综合实现,尤其是将复杂ASIC设计的芯片利用率提高了15%,面积减少了8.4%,加速了实现周期并降低了成本。 Renesas微系统公司SoC开发事业部首席专家Kazuyuki Irie 说:“Renesas一直以来都在与Cadence密切合作,共同开发最佳的网表分析流程,以够在早期就发现设计中潜在的结构性问题和缺陷。Encounter RTL Compiler解决了长久以来我们一直在纠结的问题。 在我们以前的流程中,每次我们分析和解决拥塞热点和可布通率问题时,我们都会需要额外的布局布线周期。Cadence的实现技术为我们提供了更快速、更高效的芯片生产方式。”     在目前的ASIC设计开发中,对具有超大范围、高速、复杂设计的需求越来越高,Renesas一直关注于ASIC设计的高密度布局、高速和缩短实现周期。过去,在完成布局和布线阶段之后,对公司的工程师来说再去解决那些严重的布通率变得非常困难,从而导致更长的实现周期;如果工程师发现了布线的拥塞热点,他们将被迫重新运行布局和布线工具,以帮助实现最大利用率、调整布局拥塞、空间规划和电路优化。 Encounter RTL Compiler具有在流程早期实现一个网表的结构性分析环境的独特能力。 这使Renesas工程师能够在执行布局和布线之前在其设计中发现有结构性问题。 通过采用该方法,他们减少了实现周期并简化了热点拥塞,使其能够进一步提高利用率并减小芯片尺寸。 在Renesas已经生产了多个ASIC芯片中(最小可达28纳米),与公司以前采用的方法相比,其总体利用率提高了近15%。 通过利用Encounter RTL Compiler,Renesas成功在一个较短的周期内完成了多个复杂的ASIC设计,同时减少了芯片尺寸。 “与许多其他技术公司一样,Renesas 微系统希望获得上市时间和成本上的优势。 作为Cadence RTL至签核流程中的关键技术,RTL Compiler提供了独特功能,可以加快产品的上市时间,同时满足目前严格的芯片尺寸要求。”Cadence芯片实现事业部研发高级副总裁 Chi-Ping Hsu 博士表示。

    时间:2012-12-17 关键词: cadence 厂商 renesas EDA

  • Cadence最新Allegro/OrCAD 16.6 应对PCB设计趋势

    Cadence最新Allegro/OrCAD 16.6 应对PCB设计趋势

    近日,Cadence宣布推出最新版PCB解决方案Allegro/OrCAD 16.6。该公司中国区VAR&SPB部销售经理熊文表示,新版本在应对PCB设计的小型化、高速化、智能化、以及提升团队协同设计效率方面实现了长足的进步。 “与Protel提供一个完整的设计工具包不同,Allegro工具提供了相当灵活的配置,通过拆分成许多功能模块,不同需求的客户可以找到最贴切的方案,从而大幅节省了成本。”熊文说,“此外,Cadence还在Team Design、小型化、三维接口等方面进行了优化,并强化了用户互动功能,工程师可通过云存储将设计方案放到云端。”     例如,Allegro 16.6的新功能有助于嵌入式双面及垂直部件的小型化改良,通过改进时序敏感型物理实现与验证,将高速界面的时序闭合加快了30-50%,并改进了ECAD和机械化CAD(MCAD)协同设计;而OrCAD 16.6 PSpice则不但引入了多核模拟支持系统,还通过改善模拟集合和平均,提高了20%模拟速度——这些都对加快多功能电子产品的开发至关重要。 科通Cadence产品经理王其平分析称,PCB设计目前面临的主要挑战来自于以下4个方面:1. 低成本。产品功能越来越多,但PCB板的层数、面积和布线却越来越少;2.高速化。手机、平板电脑SoC处理器频率已经达到了射频级的1.6GHz,还要同时考虑DDR2/3/4的影响;3. 小型化对信号完整性的挑战。Cadence 2012年之所以出手收购了信号与电源完整性技术供应商Sigrity,就是希望进一步加强仿真的能力;4. 如何让设计工具智能化,以加速产品上市周期。因此,非常有必要让工程师深入了解如何将Allegro 16.6的优势与本土需求结合,从而给设计带来优化。 具体而言,Allegro 16.6通过自动交互延迟调整(AiDT)加快时序敏感型物理实现。自动交互延迟调整可缩短时间,满足高级标准界面的时序约束,例如DDR3等;此外,AiDT还可帮助用户逐个界面地迅速调整关键高速信号的时间,或将其应用于字节通道级,将PCB上的线路调整时间从数日缩短到几个小时。EMA Timing Designer结合Allegro PCB SI功能,帮助用户迅速实现关键高速信号的时序闭合。 Allegro套件的PCB设计小型化功能于2011年推出,新产品则继续利用了嵌入式有源及无源元件最新的生产工艺,解决电路板尺寸不断缩小有关的特定设计问题。元件可利用Z轴垂直潜入到PCB内层,从而大幅减少X和Y轴布线空间。同时,PCB/enclosure协同设计通过ECAD-MCAD流程进行简化,基于proStep iViP标准的EDMD schema 2.0版本,减少了ECAD和MCAD团队之间不必要的迭代,缩短产品开发时间。 而OrCAD 16.6版本的新型扩展信号集成流提供了OrCAD Capture和OrCAD PCB SI产品之间的无缝双向界面。这种新型集成实现了简化预布线拓扑和约束开发的自动化和全面的设计方法,提高生产率100%。OrCAD 16.6同时还可扩展了Tcl编程功能和OrCAD Capture到PSpice的应用方法。因此,用户可以在标准的“即取即用”解决方案所能提供的范围之外扩展和定制他们的模拟和环境。通过Tcl调用模拟数据和环境,用户可以通过用户定义等式和方程式来定制允许任何参数、map用户参数或PSpice程序的模拟。 王其平表示,市场资源和联合支持是科通的重要优势,科通可以为用户提供从芯片级到板级的良好支持,在成本方面也更具竞争力。2012年,科通代理Cadence的业务量实现了将近100%的增长,两年内客户数量已达到100多家。从以已有实例来看,客户用两个月时间即可完成从Protel向Cadence工具的全部切换。

    时间:2013-01-15 关键词: cadence allegro orcad 16.6

  • 融入Cadence验证IP,Incisive 12.2 SoC验证效率提高一倍

    近日,Cadence设计系统公司公布了一个新版的尖端功能验证平台与方法学,拥有全套最新增强功能,与之前发布的版本相比,可将SoC验证效率提高一倍。 全新Incisive版本融入了Cadence®验证IP,用于SoC验证,还有用于系统验证的Cadence Virtual System Platform,以及用于加速的Palladium® XP,它能在软件型仿真和硬件型加速之间进行热转换。Incisive ®12.2提供了两倍性能,全新Incisive调试分析器产品,全新低功耗建模,以及当今复杂IP与SoC高效验证所需的数百种其他功能。 对于IP block-to-chip验证,增强的内容包括: • 仿真引擎的性能倍增 • 通过最近推出的Incisive调试分析器提升调试功能 • 自动寄存器验证应用只需一次形式分析运行即可取代数百次的功能测试 • 用最新Incisive Metrics Center功能简化覆盖数据分析 在SoC层面,Incisive 12.2对于更长时间的运行仿真有着更大的容量,包括那些融合了低功耗和混合信号的设计。 对于SoC验证,增强的内容包括: • 仿真器中改良的低功耗算法,对于elaboration的时间可实现性能两倍提升。这种最新Incisive技术可精确建模低功耗设计中关电与恢复的场景。 • 综合的数字中心型混合信号解决方案使用真实数据模型(RNM),实现使用wreal或SystemVerilog-RNM的仿真速度提升300多倍。 • Palladium XP仿真加速中支持了加速模块与toggle覆盖率,将测试时间从几个小时缩短到几分钟。 Gnodal Ltd.计划在2013年应用Incisive 12.2版本, 其创始人兼首席技术官Fred Homewood表示:“性能、灵活性与高效率是我们高密度开关的特点,Incisive平台与支持团队赋予了这些质量,让我们能够大大提升我们的 Incisive Enterprise Simulator licenses,并采用Incisive Enterprise Manager和Incisive SimVision调试。我们正在采用指标驱动的验证方法学,并将使用其自动验证规划功能,向我们的客户展示我们的开发效率。” “我们的一些客户在高级节点上建造了2亿门级SoC,甚至更大。”Cadence硅实现部门高级副总裁Chi-Ping Hsu说,“这些设计的成功验证是至关重要的,需要分散在世界各地团队的配合。Incisive 12.2的技术涵盖面之广是无可匹敌的,为这些团队实现了所需的效率提升,让他们的设计更快、更高质量地投放市场。” 全新Incisive版本融入了Cadence®验证IP,用于SoC验证,还有用于系统验证的Cadence Virtual System Platform,以及用于加速的Palladium® XP,它能在软件型仿真和硬件型加速之间进行热转换。

    时间:2013-01-28 关键词: cadence SoC 12.2 incisive

  • EDA厂商Cadence获台积电“客户首选奖”

    近日,在TSMC最近举办的Open Innovation Platform Ecosystem Forum上,EDA厂商Cadence因DRAM接口IP和技术方面的相关论文而获得“客户首选奖”。该论文围绕DRAM存储器当前与未来的趋势,以及推动其发展所需的技术。这是TSMC会议参与者连续第二年选择Cadence获此殊荣。 在其论文中,Cadence展示了在3D-IC、hybrid memory cube(HMC)、wide I/O与其他重要DRAM技术发展等领域的先进水平。着重介绍了Cadence与TSMC在高级工艺节点测试芯片方面的初期发展,以及最新工业标准的初期IP版本。 “‘客户首选奖’肯定了Cadence所做贡献的价值,我们让DRAM接口技术更快地打入市场,”Cadence SoC实现部研发高级副总裁Martin Lund说,“通过与TSMC及我们的客户密切合作,我们开发的IP与技术极大地促进了客户尽快适应高级技术。” “Cadence帮助我们的客户将他们的新一代技术打入市场,”TSMC设计架构营销部高级主管Suk Lee说,“存储器接口IP等重要领域的创新对我们客户的成功会产生巨大影响,这个奖反映了这一点。” 一年前,TSMC产业论坛的与会者也对Cadence在使用时钟同步优化以改进ARM A9 Cortex核的功耗、性能与面积方面的论文给予了肯定。

    时间:2013-01-31 关键词: cadence 厂商 EDA

  • Cadence EDI助Avago 28nm网络芯片设计性能提升57%

    Cadence EDI助Avago 28nm网络芯片设计性能提升57%

    日前,Cadence设计系统公司宣布模拟界面元件领先供应商Avago Technologies使用Cadence Encounter Digital Implementation(EDI)系统在其大型28纳米网络芯片设计中,大幅度加快了设计进度,提高了工程效率。Avago实现了1GHz的性能,比之前所用软件设计的芯片提高了57%。此外,通过更快的时序闭合和更少设计迭代,全芯片实现的总时间也大大改进。Cadence目前正在与Avago合作开发其下一款高速网络芯片——一个1.5亿门级的设计。 “通过与Cadence合作,我们提高了28纳米设计的效率,”Avago的ASIC产品部门副总裁兼总经理Frank Ostojic说,“EDI系统的最新GigaOpt技术可帮助改善运行时间,这对于我们大型设计的上市时间非常重要。” EDI系统提供了一种有效的方法优化高性能、千兆级设计的功耗、性能和面积。此外,EDI系统中内嵌的“设计内”签收功能可确保实现期间的时序与功耗计算与签收引擎最后生成的计算结果之间的相关性,减少实现与签收阶段之间的迭代次数,为设计团队提高效率。 GigaOpt 技术是今年初EDI系统刚刚推出的一种独特的技术,综合了物理感知型综合技术与物理优化,实现更快的时序闭合与更好的相关结果。这是一种功能强大的优化技术,在尖端的高性能处理器中应用多线程处理。在Avago最新的28纳米设计中,GigaOpt的“route-driven”优化技术会在流程中较早阶段就考虑到布线层的因素,能够极大改进时序优化的最终结果。 “Avago 面临着巨大的挑战,要迅速将极其复杂的设计打入市场,同时又要保持其高指标,确保做出高质量的芯片,”Cadence硅实现部门研发高级副总裁Chi- Ping Hsu博士说,“EDI系统有GigaOpt引擎等多种先进技术,能够帮助Avago达成其大型项目的功耗、性能与面积要求。”

    时间:2013-02-18 关键词: cadence avago edi 57%

  • 扩张IP业务 Cadence协议收购Cosmic Circuits

    Cadence 设计系统公司近日宣布协议收购Cosmic Circuits 私人有限公司,这是一家领先的以模拟和混合信号IP为核心的公司。Cosmic Circuits提供在40nm和28nm工艺节点上经过硅验证的接口类及先进的混合信号IP解决方案,20nm和FinFET的产品正在开发中。 Cosmic Circuits 生产线将扩展Cadence的IP业务,加强其在移动设备、云计算/数据中心和“物联网”解决方案方面的市场机会。 Cadence的 SoC实现部研发高级副总裁Martin Lund,说:“Cosmic Circuits一流的技术和人才的加入加强了Cadence作为一家模拟/混合信号IP领先供应商的地位。Cadence 与 Cosmic Circuits的结合将为客户提供高质量的IP,加快将产品推向市场。” Cosmic Circuits公司成立于2005年,总部位于印度Bangalore,在其运营的第一年已获得盈利,并已在全球拥有超过75家顾客。该公司曾获得TSMC 2010年和2012年度模拟/混合信号IP年度最佳合作伙伴奖。 Cosmic Circuits 首席执行官Ganapathy Subramaniam说:“Cosmic Circuits与领先的晶圆代工厂在认证和销售先进制程节点硅验证IP方面拥有良好的过往记录。我们专注于低功耗移动产品,以及那些对产品上市时间敏感的消费者IP市场,这将增加Cadence在云计算/服务器应用高速系列IP现有的优势。” 作为这个交易的一部分,Cosmic Circuits的IC和系统业务将分拆成一家由Cosmic Circuits若干现有股东拥有的新的公司。 此次收购预计将在30天至60天内完成,并预计不会对Cadence的2013年经营业绩具有实质性的影响。交易的条款没有披露。

    时间:2013-02-19 关键词: cadence 协议 circuits cosmic

  • Cadence与GLOBALFOUNDRIES合作推20nm生产工艺技术

    近日,Cadence设计系统公司宣布GLOBALFOUNDRIES已经认证关键的Cadence技术,用于其20纳米LPM技术的定制/模拟、数字和混合信号设计、实现和验证。验证涵盖了Virtuoso和Encounter平台,包括业界标准的SKILL工艺设计工具包(PDK)。 “随着领先的创新者们转向更小的尺寸,他们需要新工具解决不断变化的需要,”GLOBALFOUNDRIES设计基础部副总裁Andy Brotman说,“通过确保Cadence数字与模拟工具支持我们的20纳米LPM生产节点,我们的客户可以放心迈向新技术,在工艺不断小型化的过程中,他们的复杂设计将会有更高的设计与生产成功保证。” GLOBALFOUNDRIES表示QRC技术文件的核准,以及PVS规则的认证,满足了客户的需要,客户们已经认识到使用与Cadence定制/模拟和数字流程紧密结合的签收工具将会有很大的好处。 “通过与GLOBALFOUNDRIES,以及与我们客户的密切合作,我们帮助铺就了当今最先进尺寸的开发之路,”Cadence硅实现部门高级副总裁Chi-Ping Hsu博士说,“我们的Virtuoso和Encounter平台的认证,以及我们产品的提供,让我们的客户知道他们已经有相应的资源能够用来生产可用的芯片。”

    时间:2013-02-20 关键词: cadence nm globalfoundries 20

  • Cadence发布USB3.0 VIP 可部署最新USB3.0协议扩展设计

    近日,Cadence设计公司发布了用于新型USB SuperSpeed Inter-Chip规格的经过生产验证的VIP,使用户可以充分验证部署最新的USB3.0协议扩展的设计。 这种SSIC规格结合MIPI联盟物理界面(M-PHY)和适应USB3.0的USB协议上层,以连接移动设备内的芯片。这使得移动设备制造商更容易在移动环境中充分利用大型USB硬件和软件生态系统。 创意电子(Global Unichip)高级副James Cheng表示:“Cadence USB3.0 VIP使我们可以充分证明我们的设计符合USB3.0规范,这种新型SSIC产品显示了Cadence通过这种关键协议支持工程师工作的承诺。通过支持所有流行验证方法和模拟器,Cadence VIP使得创意电子(GUC)可以利用高质量SoC和IP验证覆盖支持我们不同的用户基础。” SoC 实现部门研发高级副总裁Martin Lund表示:“USB3.0协议的SSIC扩展是一种用于移动设备、智能手机和平板电脑的新型开发工具,它为内部应用提供更高的数据速率和功耗效率。我们的USB3.0 VIP已经用于验证100多项设计,我们综合了所获得的知识为工程师开发这种新产品,他们通过采用SSIC扩展获取收益。”

    时间:2013-02-20 关键词: cadence USB 3.0 vip

  • 提供更完整SoC解决方案 EDA厂商Cadence宣布收购Tensilica

    2013年3月11日,加利福尼亚圣何塞 –Cadence Design Systems, Inc.宣布,其已就以约3亿8千万美元的现金收购在数据平面处理IP领域的领导者Tensilica, Inc.达成了一项最终协议。截至2012年12月31日,Tensilica拥有约3千万美元的现金。 Tensilica公司的数据平面处理单元(DPUs)与Cadence公司的设计IP相结合,将为移动无线、网络基础设施、汽车信息娱乐和家庭应用等各方面提供更优化的IP解决方案。 作为业界标准处理器架构的补充,Tensilica公司的IP提供了应用优化的子系统,以提高产品的辨识度和更快地进入市场。 全球持有Tensilica公司IP授权许可的公司超过200个,包括系统OEM制造商及世界前10大半导体公司中的7家。Tensilica的IP核在全球的总出货量已超过20亿枚。 在移动无线、网络基础设施、汽车信息娱乐和家庭应用等各方面,Tensilica提供了针对优化嵌入式数据和信号处理的可配置数据平面处理单元。这些技术将进一步扩展Cadence的IP产品组合。 “有了Tensilica的IP组合,我们将能够为设计师提供更完整的SoC解决方案,并让他们能在更短的时间开发出创新和差异化的产品,同时缩短上市的时间。”Cadence总裁兼首席执行官陈立武表示,“我们期待着与Tensilica敬业的员工一起,为我们的客户带来更多价值。” Tensilica总裁兼首席执行官Jack Guedj说:“加入Cadence将为我们提供一个更为广阔的平台,以加快产品发展战略和客户的参与。我们将有能力加快IP子系统的开发和集成,同时为我们的客户提供更广泛的支持网络。” Tensilica的定制DPU让传统的客户硬件设计更有效率,提供上市时间和可编程性优势,而且可以进行优化,以达到最低的功耗、最快的性能和最小的面积。Tensilica的IP所提供的应用优化的子系统可与业界标准CPU架构配套并协同工作。 “Cadence收购Tensilica对整个行业来说将是一个积极举措。”ARM Holdings plc.总裁Simon Segars表示,“我们期待着扩大我们与Cadence的现有合作,使我们的客户能够为市场带来更好的产品。” 对于该项交易的融资,Cadence计划动用现有的现金和循环信贷额度。受惯例成交条件限制,包括监管部门的审核,该交易预计将在2013财年的第二季度完成交割。因受并购记账规定影响,Cadence预计该交易将略减损其在2013财年非GAAP每股收益,并增加其在2014财年非GAAP每股收益。该交易对GAAP每股收益的影响,将在完成价值评估和收购会计程序之后公布。

    时间:2013-03-13 关键词: cadence tensilica SoC EDA

  • Cadence频祭杀手锏 EDA业者战况升级

    在当前可编程逻辑厂商谋求从可编程逻辑芯片供应商向可编程逻辑系统商的转型的阶段,对EDA工具供应商的要求将更高,如集成化和系统化程度越来越高、逻辑设计功能日趋复杂、对软硬件验证流程效率有高度的要求等。鉴于日益升温的FPGA市场,EDA业者加码布局,加速FPGA设计进程、提高验证效率,帮助广大工程师在短时间内进行准确无误的设计。 FPGA市场需求急升 Cadence频祭杀手锏 可编程逻辑厂商本身需要涵盖的内部EDA工具开发流程主要是保障FPGA用户从RTL设计开始,进行基于特定器件的逻辑综合、布局布线和下载的过程,这一段流程与器件工艺紧密相关。 Cadence公司主要致力于解决客户在面向日益复杂的可编程逻辑设计过程中所遇到的设计效率、质量控制方面的挑战,以及复杂软硬件系统功能验证的完备性难题。 事实上,Cadence公司一直以来都提倡“开放式合作”。通过“开放式合作”的形式,众多用户都在使用Cadence的高阶综合工具来提升设计效率和质量,并借助其最完备的功能验证解决方案来确保设计的正确性。 Cadence系统设计与验证平台中国区产品经理敬伟透露,Cadence已经为IBM、Bosch、Fujitsu、Cisco、Ericsson、Huawei等国际行业巨头提供相关专业方案服务。 需要特别提出的是,业界最大的可编程逻辑器件供应商Xilinx公司借助于Cadence公司的完备虚拟原型系统,验证解决方案和方法学在业界率先推出了Zynq-7000 Extensible Processing Platform。敬伟表示,这种新型可扩展虚拟平台提高了系统架构、硬件/软件的同步开发效率,比其他厂商提前一年推出相应产品。据统计,使用该工具是传统方法设计速度的5至20倍 。 随着FPGA高度集成化和系统化,逻辑设计的功能日趋复杂,可编程逻辑厂商需要给其用户提供完备的软硬件系统验证解决方案,如早期的虚拟系统原型,高阶综合,可度量的验证管理和计划以及高速的硬件仿真加速平台来确保客户的高端设计能够及时交付。 敬伟强调,随着FPGA在行业中应用领域的不断扩大,对FPGA设计工程师也提出了更高的要求。不仅要求FPGA工程师要掌握从RTL设计、功能仿真、综合,还要熟悉与其他处理器,如ARM等互联系统的设计开发,同时也需要系统掌握FPGA硬件电路设计的规范和流程,尤其是目前先进的Cadence高速PCB设计流程。事实上,为满足FPGA设计新需求、减少多达一半的系统集成时间和软硬件协同开发结合得更加紧密,Cadence公司推出了创新型FPGA System Planner解决方案、用于系统开发的四大基础平台(Cadence Palladium XP验证计算平台、Cadence Incisive验证平台、Cadence快速成型平台和Cadence虚拟系统平台)以及从计划到收敛的验证管理流程(Metric-Driven Verification)和方法学。

    时间:2013-04-22 关键词: cadence EDA

  • Cadence和格罗方德合作改进20及14纳米节点DFM签收

    21ic讯 益华电脑(Cadence Design Systems)宣布,晶圆代工业者格罗方德半导体(GLOBALFOUNDRIES)与该公司合作,为20nm与14nm制程提供样式分析资料。GLOBALFOUNDRIES运用Cadence样式分类(Pattern Classification)与样式比对(Pattern Matching)解决方案,因为他们能够使可制造性设计(DFM)加速达4倍,而这正是提升客户晶片良率与生产力的关键所在。 「我们整合了Cadence分类技术,依据包括不精确样式(inexact pattern)等样式类似性,按照样式种类来分类良率负面因子,使称为DRC+的样式比对式微影signoff流程效率臻于极致。」GLOBALFOUNDRIES DFM部门的Fellow兼资深协理Luigi Capodieci表示:「创新DRC+ signoff流程运用在好几项32与28奈米量产IC设计上一直都很成功,我们甚至还运用到当今最先进的制程几何(geometries)中。」 Cadence样式分类技术让GLOBALFOUNDRIES能够分类成千上万良率负面因子、制程热点与晶片故障,纳入方便实用的样式库中。Cadence样式搜寻与比对分析(Pattern Search and Matching Analysis)嵌入在Cadence Litho Physical Analyzer、实体验证系统(Physical Verification System)与一致化的 Virtuoso 客制/类比以及 Encounter 数位设计实现系统(Digital Implementation System)解决方案中,能为 GLOBALFOUNDRIES 客户提供弹性,驾驭Encounter与Virtuoso中的设计中signoff样式比对与自动修正功能,使全晶片signoff流程的整合达到100%,而且已经成功地运用在先进制程量产晶片上了。 对于运用Cadence设计工具的GLOBALFOUNDRIES客户而言,通过晶片验证的DFM流程不仅方便好用,更与Cadence的客制、数位与全晶片signoff流程密切整合。将样式比对式DRC+整合到Virtuoso Layout Suite中,实现了威力强大的自动建构校正(correct-by-construction)方法,也实现了先进的不良样式规避与自动修正功能。Encounter数位设计实现系统(Digital Implementation System)始终如一地正确且快速地找出并修正所有DRC+违反,不会导致额外的DRC或DRC+违反,而且在好几项28奈米设计中的运用也一直都很成功。 「DFM在晶片开发与制造之间扮演越来越重要的连结角色,而且在晶片良率与可预测性方面担负重要的角色。」Cadence晶片实现事业群资深副总裁徐季平表示:「Cadence样式分类技术帮助GLOBALFOUNDRIES客户制定和达成高水准的良率目标,确保能够享受到复杂设计的最高投资报酬。我们非常感激GLOBALFOUNDRIES承诺,将本公司技术运用于20与14奈米和以下的制程。」

    时间:2013-05-13 关键词: cadence 纳米 格罗方德 dfm

  • Cadence Incisive Enterprise Simulator将低功耗验证效率提升30%

    21ic讯 Cadence设计系统公司,近日推出新版本Incisive Enterprise Simulator,该版本将复杂SoC的低功耗验证效率提高了30%。13.1版的Cadence® Incisive® Enterprise Simulator致力于解决低功耗验证的问题,包括高级建模、调试、功率格式支持,并且为当今最复杂的SoC提供了更快的验证方式。 Incisive SimVision Debugger的最新调试功能对复杂的文本式功率意图标准提供了简单明了的交互式调试方式。其他仿真器的改进包括额外的SystemVerilog支持,更快的编译连接,使得仿真工作更快完成。对CPF的改良支持以及新增的IEEE 1801支持将会让所有低功耗工程师都能享受到这些改良成果。 “我们成功地运行了Unified Power Format(IEEE 1801/UPF) 仿真,用Incisive Enterprise Simulator 识别功耗域,确认隔离以及更多。”ST Microelectronics研发设计经理David Vincenzoni说。“该工具性能非常出色,我们对Cadence表示喝彩,他们增加了全新的高级验证能力,以及IEEE 1801支持,这将有助于加快低功耗SoC的完成。” “随着对功耗要求的提升,以及芯片复杂度不断提供,更加需要全新低功耗验证功能,在投产前对设计进行充分的检验,”Cadence硅实现部门高级副总裁Chi-Ping Hsu博士说。“最新版Incisive Enterprise Simulator具有的新功能可将当今功率敏感型设计的检验变得更加简单。”

    时间:2013-05-14 关键词: cadence enterprise simulator incisive

  • 再扩IP版图进军云端市场 Cadence收购Evatronix IP业务

    益华电脑(Cadence Design Systems, Inc.)宣布,欲收购 Evatronix SA SKA的 IP事业,纳入快速扩大的IP版图中。Evatronix总部位于波兰,提供通过芯片验证的IP产品阵容,包括公认的 USB 2.0 /3.0、显示器、MIPI与储存控制器,具备与Cadence IP阵容的高度互补性。 “移动、连线与云端市场中的快速创新带动当今的IP市场。” SoC实现事业群研发资深副总裁Martin Lund表示:“Evatronix的IP产品将大幅扩增Cadence益华电脑在这些市场区隔中的产品阵容,不仅是走在时代尖端的高品质IP,而且通过生产验证。” Evatronix 共同创办人兼总裁Wojciech Sakowski表示:“Evatronix的IP核心与服务专为容易整合、高品质与缩短上市前置时间而精心设计。作为Cadence益华电脑的一份子,我们一定能够触及全球更多的客户,进而加速实现我们的IP蓝图。与Cadence益华电脑整合,让我们的客户能够更轻松地加快上市脚步。” 这项并购预计将于2013年第二季结案,对于 Cadence资产负债表或2013会计年度第二季甚至营运结果将不会造成实质的影响。交易内容不对外公开。 编辑点评 据Cadence 全球区域运营资深副总裁黄小立博士透露,Cadence几年前进入IP领域。从最开始,Cadence就有一个很强的理念:Cadence要做对SOC高价值、有差异化的IP。 几年前,也有过类似的收购,早在2010年,Cadence便将业界知名Memory IP公司Denali收归旗下。时至2011年,Cadence再刮并购风暴,继IC设计和验证方案厂商Azuro, Altos Design Automation, 及Sigrity均被Cadence买下;2013年,Cadence再度出手收购IP厂商Cosmic Circuits和Evatronix公司。 通过对Evatronix公司的收购,Cadence就能顺理成章地进入移动、连线与云端市场领域。Evatronix公司提供的获得芯片验证的IP产品阵容,包括公认的 USB 2.0 /3.0、显示器、MIPI与储存控制器,与Cadence IP阵容高度互补,Cadence能够给设计者带来最大的效益和最大的差异化。此次收购是对Cadence IP产品组合上完整的补充。

    时间:2013-05-21 关键词: cadence 版图 云端 evatronix

  • Cadence Tempus时序签收方案 简化和加速复杂IC开发

    为设计收敛和签收提供前所未有的性能和容量 为简化和加速复杂IC的开发,近日Cadence 设计系统公司推出Tempus 时序签收解决方案。这是一款新的静态时序分析与收敛工具,旨在帮助系统级芯片 (SoC) 开发者加速时序收敛,将芯片设计快速转化为可制造的产品。Tempus 时序签收解决方案代表了时序签收工具的一种新方法,它不仅使客户压缩时序签收收敛与分析的时间,实现更快流片(tape out),同时又能减少不必要的对时序分析结果的悲观,降低设计的面积和功耗。 “Cadence的使命就是帮客户打造伟大和成功的产品,” Cadence公司总裁兼首席执行官陈立武表示。“在当今复杂的系统级芯片上,能及时实现设计收敛从而抓住上市时机是一项重大的挑战。为了应对这项挑战,我们与客户及行业合作伙伴紧密合作,共同开发出了Tempus时序签收解决方案。” Tempus 时序签收解决方案中推出的新功能有: 市场上第一款大型分布式并行时序分析引擎,它可以扩展到使用多达数百个CPU。 并行架构使得Tempus 时序签收解决方案能分析含数亿实例的设计,同时又不会降低准确性。 新的基于路径式分析引擎,利用多核处理,可以减少对时序分析结果的悲观。利用其性能上的优势,Tempus 时序签收解决方案对基于路径式分析的使用可以比其他的解决方案更为广泛。 多模多角 (MMMC) 分析和考虑物理layout的时序收敛,采用多线程和分布式并行时序分析。 Tempus 时序签收解决方案的先进功能能够处理包含了数亿单元实例的设计,同时又不会降低准确性。客户初步使用结果显示,Tempus 时序签收解决方案能在数天时间内即在一个设计上实现时序收敛,而传统的流程在同一设计上可能要耗费数周的时间。 “目前,花费在时序收敛与签收上的时间接近整个设计实现流程时间的40%。复杂设计对实现时序收敛提出了更高的要求,传统的签收流程却没有能跟上这种需求的步伐。”Cadence主管芯片实现部门芯片签收与验证业务的公司副总裁Anirudh Devgan表示,“Tempus 时序签收解决方案利用了多处理和ECO特性,比传统流程更快达到签收,是时序签收工具在创新和性能方面取得的重大进步。” “我们很高兴看到Cadence在静态时序分析(STA)领域取得了新的进展,” 德州仪器处理器开发总监Sanjive Agarwala表示。“在我们转向更先进的制程节点后,时序收敛变得更加困难。所幸的是,Cadence迎难而上,提供了新的技术来解决这些复杂的设计收敛问题。” 上市计划 Tempus 时序签收解决方案预计在2013年第3季度上市。Cadence计划在2013年6月3日-5日在德克萨斯州奥斯汀举办的设计自动化大会DAC上演示这一工具的先进功能。

    时间:2013-05-22 关键词: cadence 方案 时序 tempus

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