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  • Cadence采用全新可支持电学感知设计的Virtuoso版图套件

    【中国,2013年7月15日】—— 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ:CDNS) 今天宣布推出用于实现电学感知设计的Virtuoso®版图套件,它是一种开创性的定制设计方法,能提高设计团队的设计生产力和定制IC的电路性能。这是一种独特的在设计中实现电学验证功能,让设计团队在创建版图时即可监控电学问题,而不用等到版图完成才能验证其是否满足最初设计意图。Virtuoso版图套件EAD功能在为工程师们缩短多达30%的电路设计周期的同时,还可优化芯片尺寸和性能。   采用这种创新的全新技术,工程师们能实时地从电学方面分析、模拟和验证互连线决定,从而在电学上建立时便正确的版图。这种实时的可见性让工程师们减少了保守的设计行为——或者“过度设计”——这些行为对芯片性能和面积有负面影响。 Virtuoso版图套件EAD可提供: · 从运行于Virtuoso模拟设计环境的仿真中捕获电流和电压,并将这些电学信息传送给版图环境的能力。 · 让电路设计师能设置电学约束条件(例如匹配的电容和电阻)、并允许版图工程师实时观察这些约束条件是否得到满足的管理功能。 · 一个在版图被创建时即可对它进行快速评估、并提供设计中电学视图来进行实时分析和优化的、内置的互连线寄生参数提取引擎。 · 电迁移(EM)分析,在画版图时如果产生任何电迁移问题即提醒版图工程师注意。 · 部分版图再仿真,有助于防止错误被深藏于密布的版图,从而尽可能减少重新设计,减少“过度设计”的需要。 · 电路设计师与版图设计工程师之间更高程度的协作,以实现电学上从建立起即正确的版图,而不管设计团队成员身在何处。 “Virtuoso版图套件EAD表明我们在自动化定制设计方面前进了一大步,通过对电学问题更高的实时可见度,让版图工程师与电路工程师之间能进行更高效的协作,”Cadence主管硅实现部门研发的公司高级副总裁Tom Beckley表示。“EAD凸显了我们对发展Virtuoso平台的重视,确保它能满足无数依靠它来处理复杂设计难题的工程师们的需要。” 更多关于Virtuoso版图套件EAD的信息,请点击这里。 关于Cadence Cadence公司成就全球电子设计技术创新,并在创建当今集成电路和电子产品中发挥核心作用。我们的客户采用Cadence的软件、硬件、IP、设计服务,设计和验证用于消费电子、网络和通讯设备以及计算机系统中的尖端半导体器件。公司总部位于美国加州圣荷塞市,在世界各地均设有销售办事处、设计中心和研究机构,以服务于全球电子产业。关于公司、产品及服务的更多信息,敬请浏览公司网站www.cadence.com。

    时间:2014-07-11 关键词: cadence 电路设计 virtuoso 电学感知

  • Cadence宣布推出基于台积电16纳米FinFET制程DDR4 PHY IP

    Cadence设计系统公司近日宣布,立即推出基于台积电16纳米FinFET制程的DDR4 PHY IP(知识产权)。16纳米技术与Cadence创新的架构相结合,可帮助客户达到DDR4标准的最高性能,亦即达到3200Mbps的级别,相比之下,目前无论DDR3还是DDR4技术,最高也只能达到2133Mbps的性能。通过该技术,需要高内存带宽的服务器、网络交换、存储器结构和其他片上系统(SoC)现在可以使用Cadence DDR4 PHY IP完成设计,并能在有更高速DRAM可用时利用它们。Cadence DDR4 PHY IP具有循环冗余校验(CRC)、数据总线倒置(DBI)等可靠性、可用性、可服务性(RAS)功能, 支持无缓冲双通道内存模块(UDIMM)/ 带寄存器的双通道内存模块(RDIMM)。全新DDR4 PHY IP实现了4倍时钟(clocking)等架构创新,以减少占空比失真和多频电源隔离(multi-band power isolation),以增加抗扰度,实现带有电压转换速率控制的I/O。Cadence DDR4 PHY IP和Cadence DDR4控制器一起在台积电16纳米FinFET制程中经过了实际芯片的验证。 “对基于16纳米FinFET的设计的需求不断增长,推动对补充性DDR4 IP产品的市场需求,”台积电公司设计基础架构营销事业部资深协理Suk Lee表示,“我们很早就和Cadence公司在该技术上保持紧密协作,因此我们的客户能够看到该设计的芯片成果,他们对采用Cadence从工具到IP全面的16纳米支持将更有信心。” “我们很多客户担心,因为内存系统的瓶颈,他们的下一代设计不能达到性能目标,”Cadence 高级副总裁兼IP集团总经理Martin Lund表示,“使用Cadence DDR4 IP,相信我们的客户必将更加坚定地认为,他们的产品一定能匹配未来面向更高速度的DRAM。”

    时间:2014-05-23 关键词: cadence phy ip 台积电 finfet ddr4

  • 海思扩大采用Cadence Palladium XP平台 运用于移动和数字媒体SoC与ASIC开发

    21ic讯 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)今天宣布,海思半导体(HiSilicon Semi)进一步扩大采用Cadence® Palladium® XP 验证运算平台作为其仿真方案,运用于移动和数字媒体System-on-Chip (SoC) 与 ASIC开发。 海思提供通信网络和数字媒体的ASICs 和 SoCs,包括网络监控,视频电话,数字视频广播与IPTV解决方案。这些市场的解决方案需要高水准质量与经得起磨练的硬件软件验证,同时也需要一个快速周转期,以满足极富挑战的面世时间需求。 “我们扩大采用Palladium XP平台,是因为其高性能、灵活性、硬件和软件协同开发效率和能够缩短我们下一代移动设计上市时间的能力,” 海思图灵业务部副部长刁焱秋 表示。“另外Palladium XP的电源验证和分析能力也与我们越来越多的低功耗移动设计很好地相匹配。” 作为Cadence系统开发套件的一部分,Palladium XP平台是业界首款在单一环境下将最佳模拟加速和仿真能力相结合的高性能和专用的验证计算平台。

    时间:2014-05-14 关键词: cadence SoC asic 海思 数字媒体 hisilicon

  • Cadence收购Jasper Design Automation扩展其验证解决方案

    重点: - 日益增长的验证复杂性正推动着包括形式分析的多种互补验证方法的需求 - Jasper是快速增长形式分析行业的领导者,目标针对各种复杂验证的挑战 - Cadence与Jasper的结合将扩大产业最强与最广泛的系统验证产品的差异性优势 21ic讯 Cadence设计系统公司近日宣布,该公司已达成一项最终协议,以现金约1.7亿美元收购形式分析(formal analysis)解决方案领先供应商Jasper Design Automation, Inc.。截止2013年12月31日,Jasper约有2,400万美元的现金、现金等价物和短期投资。 Jasper设计自动化公司是快速增长的形式分析行业市场和技术的领导者,利用其JasperGold®平台提供多种验证解决方案(Verification Apps)。Jasper的客户包括众多顶级系统、半导体和IP公司。这些公司,同时也是Cadence的客户,正越来越多地采用形式分析以补充传统的验证方法,从而更好地应对需要验证日益复杂和灵活的IP设计以及系统级芯片(SoCs)设计的挑战。随着验证占据开发系统级芯片设计的成本超过70%,验证已成为顶级系统和SoC开发的挑战以及满足产品上市时间的关键因素。 Jasper的技术优势与Cadence系统开发套件具有很强的互补性,后者自2011年起就一直成为集成系统验证解决方案的旗手。两者的结合将扩大业界最强与最广泛的系统验证平台的差异优势,并将与Cadence常见的调试分析、形式和半形式化解决方案、模拟、加速、仿真和原型平台紧密集成,同时可充分利用其统一的验证计划和指标驱动式验证流程。另外,广泛动态与形式化VIP产品组合的结合将特别适合于实现嵌入式处理器系统的验证。 “Jasper的产品被公认为是形式分析领域的技术领导者,目标针对复杂的验证挑战和提高整体验证效率,”Cadence系统与验证部门兼全球销售资深副总裁黄小立(Charlie Huang)表示。“当今的客户在使用Jasper的形式分析解决方案的同时使用Cadence的指标驱动式验证流程以形成广泛的验证解决方案。我们期待欢迎Jasper强大的形式开发专业知识和技术团队加入到Cadence。” Jasper与Incisive®形式技术和专业知识的结合将导致产业中产生最完整的形式和半形式化产品。随着越来越多的主流客户采用验证应用程序用于IP和SoC开发设计,凭借其广泛的验证产品组合和全球团队优势,Cadence有机会加速在新兴的形式分析行业的扩张。“Jasper与Cadence一道为顶级客户提供服务将使客户从扩充的形式技术和更广泛的紧密集成的验证解决方案中受益,”Jasper总栽兼CEO Kathryn Kranen表示。“当验证技术结合到一起时可将形式与动态技术合并,形成一个全面的指标驱动验证方法,可实现各方的优势并利用它们之间的整合从而使客户受益。” Cadence拟通过可用现金和现有的循环信贷融资为该交易进行融资。该交易预计在2014财年第二个季度完成,但需取决于通常的交易条件包括监管部门的批准。Cadence预计该交易在合并相关会计处理的影响后将会增加其非公认会计原则下2015年度每股收益。对于2014财年非公认会计原则每股收益的影响,Cadence将在报告其2014财年第二季度的财务业绩时提供。对公认会计原则每股收益的影响将在完成估值和购入会计处理后提供。

    时间:2014-05-05 关键词: cadence SoC

  • 展讯采用Cadence Palladium XP II平台用于SoC芯片验证

    Cadence设计系统公司近日宣布,展讯通信有限公司(Spreadtrum Inc.)选择Cadence® Palladium® XP II验证计算平台用于系统芯片(SoC)验证和系统级验证。展讯使用Palladium XP II的目的是为了缩短芯片的研发周期,并进一步提高其移动芯片开发效率。上述芯片主要用于智能手机、功能手机和消费类电子产品。 “在竞争异常激烈的移动手持设备市场上,功耗低与上市时间快是至关重要的市场竞争要素,”展讯通信芯片设计副总裁Robin Lu指出,“展讯已经在使用包括Incisive平台在内的Cadence的验证技术。如今,结合使用Palladium XP II的功能,使我们有了一个更有效的工具用以验证我们的低功耗设计、提高整体芯片验证效率进而缩短产品开发周期。” Palladium XP II平台是Cadence系统开发套件的一部分,它可以显著提高软/硬件联合验证的速度。Palladium XP II基于获奖的Palladium XP仿真技术。它最多可以将验证性能提高50%,并将其业界领先的容量扩展至23亿门。现在,通过降低功耗并增加容量密度,用户能够在更小的封装内运行更大的有效载荷,同时还可以降低整体购置成本。

    时间:2014-04-17 关键词: cadence 展讯 SoC ii xp palladium

  • Cadence扩展基于ARM系统验证解决方案

    重点: · Cadence®加速并扩展用于ARM® CoreLink™ 400 interconnect基于IP系统的Interconnect Workbench解决方案,提高性能验证和分析速度 · Cadence现在提供ARM Fast模型,可以和Palladium XP II平台结合起来验证基于ARMv8的嵌入式操作系统 · 现今可提供支持用于先进联网、存储及服务器系统的ARM AMBA® 5 CHI协议的验证IP,用于仿真和Palladium XP II平台 21ic讯 Cadence设计系统公司近日发布了一款基于ARM®设计系统验证解决方案的扩展产品,以实现更短的移动、网络和服务器应用程序上市时间。这种Cadence扩展解决方案采用了多种强化措施,可加快基于ARM Cortex®-A处理器系列系统的系统设计与早期软件开发速度。 通过与ARM合作,Cadence强化了其系统开发套件中的基于ARM系统验证解决方案,包括: · 在Cadence Interconnect Workbench中增加新型可调整互连性能描述测试套件,配合AMBA Designer集成,使基于CoreLink™ CCI-400系统 IP 和NIC-400设计工具系统的性能分析与验证速度显著提高。 · ARMv8 64bit Cortex 处理器系列Fast模型与Palladium XP II平台相结合的嵌入式软件验证方法学,现在已可应用于Cadence全线产品。 · 验证IP支持AMBA 5 Coherent Hub Interface(CHI)协议,与执行ARM CoreLink CCN-508系统IP是同一协议,并且硅验证CoreLink CCN-504 Cache Coherent网络被用于企业层面应用。这款崭新验证IP运行于全行业的仿真器中,加上用于Palladium XP II平台的Accelerated Verification IP。 “在竞争异常激烈的移动、网络和服务器市场上,我们的合作伙伴必须在非常紧迫的开发窗口内快速实现差异化并提供正确的产品,”ARM系统与软件集团副总经理James McNiven指出。“ARM与Cadence正在扩大合作,不断提供更好的基于ARM系统设计和验证自动化,这使得我们的合作伙伴可以集中精力进行创新,将其增值产品更快推向市场。” “用于嵌入式软件开发的Cadence Palladium解决方案是基于ARM Fast Models,有助于我们缩短该系统软件验证周期,并保证更顺畅的后晶片产出,”NVIDIA系统软件副总裁Kevin Kranzusch说。“Cadence与ARM持续推出创新技术,对我们的持续成功非常有意义。”

    时间:2014-03-13 关键词: cadence ARM 服务器应用程序

  • Cadence物理验证系统通过GF 65nm至14nm FinFET制程认证

     重点: · 认证确保精确性方面不受影响,并包含用于65纳米至14纳米FinFET制程的物理验证签收的先进技术 · 双方共同的客户可通过它与Cadence Virtuoso及Encounter平台的无缝集成进行版图设计和验证版图 21ic讯 Cadence设计系统公司今日宣布Cadence® Physical Verification System (PVS)通过了GLOBALFOUNDRIES的认证,可用于65纳米至14纳米FinFET制程技术的定制/模拟、数字和混合信号设计物理签收。该认证明确了Cadence PVS物理验证规则文件,可以用于Cadence Virtuoso® Integrated Physical Verification System、Cadence Encounter® Digital Implementation System及全芯片签收。经过认证的Cadence PVS规则文件,对客户充分利用Cadence模拟和数字流程中在线的物理验证,和完成全芯片物理签收都是非常重要的。客户可以访问GLOBALFOUNDRIES客户门户www.global-foundryview.com获取PVS规则文件。 “当领先的设计厂商转向这些更小的几何尺寸后,他们寻求能跟上他们不断变化需求的工具,”GLOBALFOUNDRIES设计解决方案设计方法学总监Richard Trihy博士表示,“明确了Cadence的Physical Verification System能对65纳米至14纳米技术节点的支持以后,我们共同客户就能够获益于Virtuoso和Encounter流程的设计过程中在线的物理验证方法。” 双方共同客户现能采用PVS作为标准,通过与Cadence Virtuoso定制IC设计平台和Encounter Digital Implementation System的完美集成进行在线的设计签收,然后进行全芯片签收。设计过程中在线的PVS检查让客户能在Virtuoso或Encounter平台及时发现错误、提供修正指导原则、增量式地核对修正、并防止引入新的错误。Virtuoso Integrated Physical Verification System将PVS签收技术集成至Virtuoso Layout Suite设计环境并验证设计,就像它是以交互式的“实时”模式中绘制的一样。与传统流程相比,Encounter Digital Implementation System中时序感知的PVS增量式金属填充可大幅缩短签收ECO(工程变更)的完成时间。经过认证的PVS物理签收确保设计符合复杂规则并满足所要求的芯片功能,同时又不失精确性。 “由于制造中不断扩大的光刻设备和物理尺寸的差距,物理签收的规则不断地以指数速度发展。通过我们与GLOBALFOUNDRIES及双方客户的密切合作,我们不断推出满足当今最为先进的几何尺寸复杂设计需求的设计和签收技术,”Cadence数字与签收集团高级副总裁Anirudh Devgan博士表示。“通过我们面向物理签收的PVS规则文件的认证,我们的客户能获益于在Cadence设计平台中集成的在线物理验证技术,以实现最快tapeout时间。”

    时间:2014-03-13 关键词: cadence finfet制程 物理验证系统

  • Cadence新版Allegro TimingVision environment加速高速接口设计高达67%

    Cadence设计系统公司近日宣布其新版Allegro® TimingVision™ environment加速高速接口设计高达67%。使用Cadence® Allegro PCB Designer中的TimingVision environment,能大大缩短高速PCB接口设计周期,并确保接口信号满足时序要求。如今先进的主流协议,包括DDR3/DDR4、 PCI Express及SATA等协议,随着数据传输速率的提高及供电电压的降低,这个功能将越来越重要。 TimingVision environment 使用嵌入式时序引擎,用于分析整个接口结构和开发时序目标,以帮助设计人员直接在Layout时实现可视化的实时延迟及相位信息。这大大减少手动编辑及整体实现的时间。当结合Cadence Sigrity™ power-aware的SI分析工具,TimingVision environment能够快速分析及调整符合标准的接口设计,减少修复时序问题的时间。 TimingVision environment非常适用于任何高速接口的PCB,特别适用于PC、平板电脑、智能手机和云数据中心架构应用。其主要功能包括: • TimingVision environment在设计画布编辑期间对有源信号和相关信号提供动态反馈 • 自动交互式相位调整(AiPT)对选定组的差分给予静态和动态的相位约束补偿 • 自动交互式延迟调整(AiDT)对选定组的信号,例如字节通道物理设计指定的传播延迟、相对传播延迟和总蚀刻长度约束给予补偿。 “使用这种新的Allegro技术可终结所有我们花费在布线和调整时间所遭受的挫折。对于我们团队所节省的所有时间可直接用于企业新项目的需求。”Pegatron计算机辅助工程副总监Sky Huang表示。 “Cadence处于独特的位置可解决从芯片到最终产品的所有高速IP实现和验证需求,”Cadence研发副总裁AJ Incorvaia表示,“引进TimingVision environment,PCB设计人员现在有了一个成熟和高效的解决方案以满足日益复杂的时序收敛的挑战。” TimingVision environment同自动交互式布线环境一起作为Allegro PCB High-Speed Option的一部分目前已经上市。

    时间:2014-03-13 关键词: cadence 接口设计 allegro timingvision environment

  • Cadence物理验证系统通过FinFET制程认证

    重点:·认证确保精确性方面不受影响,并包含用于65纳米至14纳米FinFET制程的物理验证签收的先进技术·双方共同的客户可通过它与CadenceVirtuoso及Encounter平台的无缝集成进行版图设计和验证版图全球电子设计创新领先企业Cadence设计系统公司今天宣布Cadence®PhysicalVerificationSystem(PVS)通过了GLOBALFOUNDRIES的认证,可用于65纳米至14纳米FinFET制程技术的定制/模拟、数字和混合信号设计物理签收。该认证明确了CadencePVS物理验证规则文件,可以用于CadenceVirtuoso®IntegratedPhysicalVerificationSystem、CadenceEncounter®DigitalImplementationSystem及全芯片签收。经过认证的CadencePVS规则文件,对客户充分利用Cadence模拟和数字流程中在线的物理验证,和完成全芯片物理签收都是非常重要的。客户可以访问GLOBALFOUNDRIES客户门户www.global-foundryview.com获取PVS规则文件。“当领先的设计厂商转向这些更小的几何尺寸后,他们寻求能跟上他们不断变化需求的工具,”GLOBALFOUNDRIES设计解决方案设计方法学总监RichardTrihy博士表示,“明确了Cadence的PhysicalVerificationSystem能对65纳米至14纳米技术节点的支持以后,我们共同客户就能够获益于Virtuoso和Encounter流程的设计过程中在线的物理验证方法。”双方共同客户现能采用PVS作为标准,通过与CadenceVirtuoso定制IC设计平台和EncounterDigitalImplementationSystem的完美集成进行在线的设计签收,然后进行全芯片签收。设计过程中在线的PVS检查让客户能在Virtuoso或Encounter平台及时发现错误、提供修正指导原则、增量式地核对修正、并防止引入新的错误。VirtuosoIntegratedPhysicalVerificationSystem将PVS签收技术集成至VirtuosoLayoutSuite设计环境并验证设计,就像它是以交互式的“实时”模式中绘制的一样。与传统流程相比,EncounterDigitalImplementationSystem中时序感知的PVS增量式金属填充可大幅缩短签收ECO(工程变更)的完成时间。经过认证的PVS物理签收确保设计符合复杂规则并满足所要求的芯片功能,同时又不失精确性。“由于制造中不断扩大的光刻设备和物理尺寸的差距,物理签收的规则不断地以指数速度发展。通过我们与GLOBALFOUNDRIES及双方客户的密切合作,我们不断推出满足当今最为先进的几何尺寸复杂设计需求的设计和签收技术,”Cadence数字与签收集团高级副总裁AnirudhDevgan博士表示。“通过我们面向物理签收的PVS规则文件的认证,我们的客户能获益于在Cadence设计平台中集成的在线物理验证技术,以实现最快tapeout时间。”

    时间:2014-03-13 关键词: cadence 物理 制程 验证

  • Cadence授权GCT半导体公司采用Tensilica ConnX BBE16 DSP

    21ic讯 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)今天宣布GCT半导体公司获授权采用Cadence® Tensilica® ConnX BBE16 数字信号处理 (DSP)核用于其针对移动应用的下一代芯片组。Tensilica DSP核以微小和极低功耗提供高吞吐量的计算能力,再加上其丰富的DSP核路线图可满足未来设备计算的需求。 “使用可编程实现4G和多标准基带调制解调器功能可加快上市时间,”GCT半导体公司销售与营销副总裁Alex Sum表示。“我们很高兴与Cadence合作进一步推进我们的LTE芯片组。使用Tensilica ConnX BBE16 DSP核可使芯片制造商开发出满足成本和功耗要求的产品。同时还有助于紧密地集成现有硬件模块和通过软件灵活地调整调制解调器。” Tensilica ConnX BBE16 DSP核是个非常高效的16-MAC(乘法累加)DSP核,可基于OFDM的无线通信调制解调器优化。它完全可用C语言编程,避免其它DSP汇编编码的麻烦,从而使软件开发和维护更容易。

    时间:2014-03-05 关键词: cadence 半导体 DSP tensilica gct

  • Cadence推出新一代Tensilica高性能ConnX 基带DSP系列

    21ic讯 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)今天宣布该公司新一代Tensilica® ConnX基带数字信号处理器(DSP)IP开始上市。该系列新产品包括ConnX BBE32EP 和 BBE64EP两款产品。ConnX BBE32EP 和 BBE64EP以最优化的低功耗进行复杂数字处理,且非常适用于智能手机和平板电脑、高清电视(HDTV)、机顶盒和汽车通信基础设施系统应用。这两款新DSP IP核在LTE、LTE-Advanced、801.11ac、HDTV解调、3G/HSPA+以及WiFi包括MIMO处理等高效处理运算中表现卓越。 ConnX BBE32EP 和 BBE64EP核在降低芯片面积和功耗的同时可显著提高最大频率与演算效能。相较于前代产品,ConnX BBE32EP核可提高25%,ConnX BBE64EP核可提高80%的最大频率。 此外,ConnX BBE32EP 和 BBE64EP核通过支持可显著减少对硬件加速器需求的功耗水平,为系统实现提供了前所未有的灵活性。例如,与前几代核相比,ConnX BBE32EP可降低高达33%的功耗,从而使软件实现更多的功能,同时可保持相当的功率预算。 “无论是微蜂窝、接入点、移动热点、平板电脑或机顶盒,所有这些设计都可从基于软件解决方案的灵活性中受益良多,可实现更快的开发时间、互操作性的调整和跟踪标准的更新,”Cadence IP集团副总裁Jack Guedj表示。“这种灵活性只有在像ConnX BBE32EP和 BBE64EP可编程处理器实现信号处理的调制解码器低功率要求时才可实现。”

    时间:2014-03-04 关键词: cadence 基带 DSP tensilica connx

  • 适应复杂信号处理 Cadence推全新Tensilica图像视频处理器

    重点: · 是以前IVP核性能的4倍 · 基于高效处理器的架构 · 是相机图像处理、视频后期处理、手势识别、汽车驾驶辅助及计算机视觉应用的理想选择 21ic讯 Cadence设计系统公司今天宣布推出Tensilica® Imaging and Video Processor-Enhanced Performance (IVP-EP)处理器,它是IVP产品线中最新一款图像和视频数据处理器。IVP-EP是相机图像处理、视频后期处理、手势识别、汽车驾驶辅助及计算机视觉等应用的理想选择,它基于全新和经过优化的架构,既可以作为独立的可配置核使用,也是一个完备的预构建子系统,可以很容易地集成到片上系统。 与其前身相比,IVP-EP处理器给客户提供的性能达到以前的4倍,适用于人脸检测、手势识别、增强现实、视频稳定、高动态范围(HDR)照片、HDR视频、跟踪、数字缩放、汽车车道偏离预警、物体检测以及其他影像视频应用。这样实现了其他通用型CPU或GPU处理器所不能达到的持续的、复杂的视频处理,并且功耗非常低,适用于智能手机、平板电脑及其他移动设备。IVP-EP处理器定于2014年5月上市。 “移动图像算法要求极高的性能和功率效率,因为它不仅对照片、视频质量有很高要求,还要求能进行实时的图像和视频处理,”Cadence IP集团副总裁Jack Guedj表示。“我们快速推出越来越灵活和高性能的图像数据处理器IP,以跟随业界领先的相机系统对高性能视觉应用的需求,同时也尽力提供更低功耗的解决方案。” 基于高效处理器的架构 Cadence Tensilica IVP产品线基于4路VLIW(超长指令字)架构,从而获得更高的指令并行性,紧凑指令和32路矢量SIMD(单指令多数据)混合使用。该架构包含了一个内置的DMA(直接存储器访问)传输引擎,它带有高达10GBps的吞吐量和1024位每周期(64倍16位像素/周期)的本地存储器吞吐量,以满足日益增长的分辨率和帧速率需求。IVP-EP还可以运用于多种针对具体图像的运算,以加速8位、16位及32位像素数据类型和视频运算模式。

    时间:2014-02-28 关键词: cadence tensilica 图像视频处理器

  • Cadence和Sensory将移动设备的语音激活功耗再将33%

    21ic讯 Cadence设计系统公司和Sensory今天宣布,他们进一步降低其行业领先的超低功率基于DSP语音激活解决方案的功耗,这是对其它终开启功能(例如传感器融合环境感知和脸部激活)的理想补充。 Cadence® Tensilica® HiFi Mini音频/语音DSP IP采用Sensory TrulyHandsfree™ 解决方案,在28纳米低功率流程中使用时消耗的功率低于17微瓦,与早期版本相比,功耗降低33%,从而成为理想的offload解决方案,用于应用程序处理器,适合需要始终开启功能的智能手机、平板电脑、个人电脑、电视机、机顶盒和其他设备与应用程序。 “越来越多的公司正在其设备上部署始终开启语音激活技术,以便提供简单、更自然的免提用户界面,”Cadence音频/语音IP营销总监Larry Przywara指出。 “通过再次将功耗降低33%,我们持续扩展在超低功耗领域的技术领先地位,使Sensory TrulyHandsfree技术的HiFi Mini成为主流解决方案。” “Sensory TrulyHandsfree解决方案提供现实条件下世界上最高的精度,适用于始终倾听唤醒触发和指令装置。 通过与Cadence合作并充分利用HiFi Mini DSP架构的优势,我们可以优化软件,进一步降低基础探测模式的功率。 这包括触发搜索、用户定义触发、语音验证和识别,从而使TrulyHandsfree成为独特的、经过市场验证的解决方案,” Sensory工程副总裁Bill Teasley指出。 Tensilica HiFi Mini音频/语音DSP IP核经过优化,适用于最低功耗始终开启倾听功能。 它旨在使用小型40位编码技术,为语音与音频解码器增加了高效的16位指令,从而实现效率最大化。 作为DSP HiFi系列的一部分,该IP核具有超过125个软件包(Cadence将其置于HiFi架构)和超过55个合作伙伴。

    时间:2014-02-28 关键词: cadence mini hifi 语音激活

  • Cadence推出Incisive vManager解决方案

    全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)今天宣布推出全新的Incisive vManager?解决方案。它是一款基于客户机/服务器技术的验证规划与管理解决方案,用于解决因设计尺寸与复杂性的不断提高所造成的日趋凸显的验证收敛难题,Incisive vManager解决方案和指标驱动式验证(MDV)方法学,综合了可执行验证计划、覆盖优化方法、协作式管理工具、故障与覆盖深度分析、以及对何时调配资源的清晰可见性等优点,将传统方法的验证效率提高2倍甚至更多。作为Cadence? Incisive功能验证平台的一部分,Incisive vManager解决方案采用了商用SQL数据库技术,并实现从小型知识产权(IP)项目到千兆规模片上系统(SoC)设计的广泛的扩展性。此外,为确保SoC开发人员采用一致的方法来提升设计品质,Incisive vManager解决方案还支持硬件加速、低功耗与混合信号验证等多种MDV扩展。Incisive vManager主要特性多用户支持:允许不限数量的用户同时使用,从而改进协作,提高团队验证的透明性多引擎支持:可以和Incisive Enterprise Simulator、Incisive Formal Verifier和Palladium? XP验证计算平台完美工作多项目能力:可以在同一个环境里使多个项目得到单独的管理——这是业界首创。用户可查看项目随时间而变化的状态、进度,以及关键指标来决定验证结束多重分析特性:通过高度集成的Incisive Metrics Center,用户能够分析覆盖率、测试失败、执行失败分类、创建和分析可执行计划、找到覆盖漏洞及设计问题,以便确定哪些是完整验证需要关注的焦点“转向千兆规模片上系统设计后,设计团队更大、更分散,并面临更大的上市时间压力,这都为企业带来了新的验证管理挑战,”Cadence高级验证解决方案研发副总裁Andy Eliopoulos表示,“有了Incisive vManager解决方案,Cadence正在解决这些难题,并将验证管理引入一个新时代。设计团队将第一次有能力支持多用户,更好地协作并控制验证流程,同时大幅提高他们的工作效率。”

    时间:2014-02-28 关键词: cadence 解决方案 incisive vmanager

  • Rubidium语音处理解决方案现可搭配 Cadence Tensilica HiFi音频语音DSP

    21ic讯 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)和低资源占用嵌入式语音用户接口技术开发商Rubidium公司今天宣布,Rubidium的语音处理软件解决方案已被移植到Cadence® Tensilica® HiFi Audio/Voice数字信号处理(DSP)IP产品系列上,并于2014年2月24-27日世界移动通信大会上在第6厅6L36号展位Cadence展台展示。Rubidium公司的这款随时聆听语音触发、文本到语音转换、语音识别和生物测定说话者识别及验证软件套件面向移动、无线、可穿戴、汽车及家用电器领域的嵌入式应用。 “为满足客户需求我们将我们的软件移植到Tensilica HiFi Audio/Voice DSP核,得到了出色的低功耗音频平台,”Rubidium创始人兼首席执行官Shlomo Peller表示,“该解决方案使客户有机会将语音用户接口和安全性嵌入他们最新的移动设备中,并能保持较低功耗,不超他们紧张的功耗预算。” “将Rubidium公司加入我们超过55家的HiFi合作伙伴群后,我们能为客户提供更多成熟的语音处理软件选择,”Cadence音频/语音IP营销总监Larry Przywara表示,“Rubidium的软件植入利用我们HiFi Mini DSP核心超低功耗的特性,将所有音频、语音处理有效地从主处理器上剥离,从而能让主处理器在休眠的同时,保持低功耗音频处理功能处于启用状态。”

    时间:2014-02-27 关键词: cadence DSP tensilica hifi rubidium 语音处理 音频语音

  • Cadence推Incisive vManager解决方案 重定义验证规划与管理

    重点: · 具备多用户、多重引擎、多重项目及多重分析能力的全新验证规划与管理解决方案 · 指标驱动式验证(MDV)方法提高验证效率达2倍或更高 · 集成的商用SQL数据库技术实现广泛扩展性 · 与Incisive验证平台及Palladium XP验证计算平台完美互操作 21ic讯 Cadence设计系统公司今天宣布推出全新的Incisive® vManager™解决方案。它是一款基于客户机/服务器技术的验证规划与管理解决方案,用于解决因设计尺寸与复杂性的不断提高所造成的日趋凸显的验证收敛难题,Incisive vManager解决方案和指标驱动式验证(MDV)方法学,综合了可执行验证计划、覆盖优化方法、协作式管理工具、故障与覆盖深度分析、以及对何时调配资源的清晰可见性等优点,将传统方法的验证效率提高2倍甚至更多。 作为Cadence® Incisive功能验证平台的一部分,Incisive vManager解决方案采用了商用SQL数据库技术,并实现从小型知识产权(IP)项目到千兆规模片上系统(SoC)设计的广泛的扩展性。此外,为确保SoC开发人员采用一致的方法来提升设计品质,Incisive vManager解决方案还支持硬件加速、低功耗与混合信号验证等多种MDV扩展。 Incisive vManager主要特性 · 多用户支持:允许不限数量的用户同时使用,从而改进协作,提高团队验证的透明性 · 多引擎支持:可以和Incisive Enterprise Simulator、Incisive Formal Verifier和Palladium® XP验证计算平台完美工作 · 多项目能力:可以在同一个环境里使多个项目得到单独的管理——这是业界首创。用户可查看项目随时间而变化的状态、进度,以及关键指标来决定验证结束 · 多重分析特性:通过高度集成的Incisive Metrics Center,用户能够分析覆盖率、测试失败、执行失败分类、创建和分析可执行计划、找到覆盖漏洞及设计问题,以便确定哪些是完整验证需要关注的焦点 “转向千兆规模片上系统设计后,设计团队更大、更分散,并面临更大的上市时间压力,这都为企业带来了新的验证管理挑战,”Cadence高级验证解决方案研发副总裁Andy Eliopoulos表示,“有了Incisive vManager解决方案,Cadence正在解决这些难题,并将验证管理引入一个新时代。设计团队将第一次有能力支持多用户,更好地协作并控制验证流程,同时大幅提高他们的工作效率。”

    时间:2014-02-26 关键词: cadence incisive sql数据库 vmanage

  • Cadence推出可缩减音频处理功率达14倍的Android HiFi音频通道

    1. 创造性的新技术使智能手机音频播放时间翻番 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)今天发布安卓(Androidä)专用的Cadence® Tensilica® HiFi音频通道。作为业界首款用于授权数字信号处理器(DSP)的安卓兼容技术,Tensilica 安卓专用HiFi音频通道充分利用最新 KitKat 版本的改良之处,从而延长智能手机和移动设备的电池使用寿命。该技术最多可缩减14 倍的音频处理功率,使智能手机播放时间延长两倍。KitKat 音频通道基于低功耗安卓联盟(LPAC)投入的心血开发而來,它是一个最初由Tensilica发起成立的联盟。该公司现隶属于Cadence IP集团的一部分。 “鉴于电池使用寿命对智能手机和其他移动设备是如此关键,Tensilica 安卓专用的HiFi 音频通道,对提供最有功耗效率的安卓音频解决方案至关重要。”Cadence音频语音知识产权(IP)营销总监Larry Przywara表示。“直到目前为止,安卓设备还需要在主处理器上运行音频,或是在仍需要將音频串流加以编码及解码,以供主 CPU 处理的专属 OEM 卸载框架上才能处理音频。在其他公司配合下,Cadence与谷歌(Google)合作开发了直达安卓DSP的音频通道,以解决这个问题。为挖掘全新安卓KitKat的这一特性的最大潜力,我们开发了Tensilica安卓专用的HiFi 音频通道,使音频处理现在能从主处理器上完全脱离,从而大幅降低功耗,延长电池使用寿命并加快上市。” Tensilica安卓专用的HiFi 音频通道可搭配Cadence任一款HiFi 音频/语音 DSP IP核心一起使用。通过搭配这些流行的HiFi DSP核心,设计师们可利用已由Cadence和超过55家合作伙伴开发植入的超过125个HiFi架构中的软件包。

    时间:2014-02-21 关键词: cadence Android 音频处理

  • 微软Microsoft Xbox One采用Cadence Tensilica处理器

    21ic讯 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)今天宣布,微软(Microsoft Corporation)Xbox One音频子系统中采用四个Tensilica®处理器,具体请参阅Linley集团微处理器报告标题为“Inside the Xbox One Mega-SoC”的报道(需订阅)。 “高品质音频是整体游戏体验中的一个非常重要的元素,”Cadence音频/语音IP营销总监Larry Przywara表示。“微软选用Tensilica HiFi 技术是由于其具有强大的音频编解码器的生态系统支持,为HiFi移植和优化超过100个软件包。微软公司利用我们的定制技术可快速创建最佳解决方案以满足其高品质的音频要求。”

    时间:2014-02-21 关键词: cadence 微软 tensilica 处理器 xbox microsoft

  • 拓宽消费电子IP阵容 Cadence收购美商传威高速接口IP资产

    亮点: · TranSwitch是一家成熟企业,提供已在产品上得到验证的HDMI、DisplayPort、MHL和Ethernet BaseT IP,拥有包括系统与半导体行业顶级企业在内的广泛的客户群体。 · 高速双模HDMI及DisplayPort控制器和PHY增强了Cadence的移动与消费电子产品阵容 · 通过验证的10/100Mbps和1Gbps以太网IP,搭配Cadence领先业界的Ethernet MAC,形成了业界唯一消费电子应用的Ethernet BaseT IP解决方案 21ic讯  Cadence设计系统公司今天宣布已收购美商传威(TranSwitchCorp.)公司高速接口IP资产,并雇用其经验丰富的IP开发团队,更进一步扩大Cadence快速发展的IP产品阵容。这项交易包括通过芯片验证的控制器,以及符合Ethernet BaseT和HDMI、DisplayPort和MHL等显示器标准的PHY IP。 “移动和消费电子市场是当前IP市场的关键推动因素,”Cadence IP集团高级副总裁Martin Lund表示,“这项重要IP资产及其开发团队的加入,增强了Cadence在这些细分市场的IP产品组合,并让Cadence能在Ethernet和DisplayPort品类上提供差异化的产品。” 收购工作现已完成,并且预期不会对Cadence资产负债表或2014财年或第一季的运营造成太大影响。这项交易的条件并未披露。

    时间:2014-02-20 关键词: cadence 消费电子产品 ip

  • Cadence Encounter RTL Compiler与Digital Implementation成功缩减Realtek瑞昱半导体数字电视SoC面积

    21ic讯 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)今天宣布,瑞昱半导体(Realtek Semiconductor Corp.) 成功运用Cadence® Encounter® RTL Compiler的physical aware RTL合成缩减数字电视SoC面积,并具体实现在高度整合的多媒体SoC – Imagination PowerVR SGX544MP2的40nm设计上。 RTLCompiler独特physical aware的全面映射技术实现资料路径最佳化,能够缩小Imagination设计的关键元件。瑞昱半导体驾驭先进合成技术,更妥善地结构和映射逻辑到更小的网表(netlist),并在量产运用EDI数字设计实现系统(Encounter Digital Implementation System)成功地收敛时序而获得佳绩。 瑞昱半导体发言人陈进兴副总表示:“由于切换至RTL Compiler让我们能够实现缩减GPU设计的占用面积,而达成更快速的流程。我们不断努力提高我们产品的价值, 同时在给定的表现范围内达到任何面积或功耗的缩减, 能够提供给我们的客户具竞争价格下更高效率的产品, 就是脱颖而出的重要关键。” 同时,瑞昱半导体在这个复杂的40nm GPU上首次采用Cadence的EDI数字设计实现系统,用于模块级(block-level)的收敛。通过运用EDI的层次化设计方法(hierarchical flow)实现速度更快的GPU,并提高了SoC设计投片(tapeout)的可预期性。

    时间:2014-02-12 关键词: cadence 半导体 数字电视 SoC digital realtek 瑞昱

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