DMA+ADC+定时器三联动：STM32FOC电流采样的零CPU占用方案

在STM32上实现FOC控制时，电流采样是最关键也最棘手的一环。传统做法是在ADC中断里读取数据、做变换、更新PWM，CPU在一个25kHz的控制周期内被完全占据。那么有没有办法让硬件自己把采样、传输、同步都搞定，CPU只在需要算FOC的时候才被唤醒?答案是DMA、ADC和定时器的三联动——一种让STM32硬件协同工作、实现零CPU占用的电流采样方案。

为什么FOC采样非要“掐着点”进行?

FOC控制对电流采样的时序要求极为苛刻。以25kHz的控制频率为例，每40微秒就需要完成一次三相电流采样。但采样时机不能随意——PWM开关瞬间会产生巨大的电压尖峰和振铃，如果在这个时刻采样，读到的全是噪声。

波形上的关键时间点有两个：Tnoise(开关噪声持续时间)和Trise(电流建立时间)。在这两段时间内都不能采样。唯一干净的时间窗口在PWM周期的中点，即“零矢量”期间——此时三个下桥臂全部导通，电流路径稳定，采样电阻上的电压才能真实反映相电流。

问题来了：当占空比极端时(比如90%或10%)，零矢量的宽度可能小于ADC转换所需的时间。VESC的代码里定义了一个阈值`SHUNT_PICK_THR 900`，当零矢量窗口小于这个值时，就必须切换到备用采样策略。这说明时序控制是电流采样中最精细、也最容易出问题的环节。

三联动机制：硬件如何自主协同?

DMA+ADC+定时器三联动的核心思想是将采样触发、转换和传输全部硬件化，CPU只在数据就绪后才介入。这个“事件驱动”架构包含三个层级的协同。

**第一级：定时器决定“何时采样”**

STM32的高级定时器(如TIM1)不仅生成三相PWM，还可以通过内部硬件触发输出TRGO信号。当计数器计数到设定的比较值时，PWM输出翻转;当计数器向下计数归零时(即PWM周期起点)，定时器自动产生一个更新事件，这个事件可以直接作为ADC的触发源。

这里的关键是“中心对齐模式”下，PWM周期起点正好对应三个下桥臂都导通的零矢量中点——就是采样电流的最佳时刻。

**第二级：ADC在正确时刻“自动转换”**

配置ADC为“硬件触发”模式，触发源选择定时器的TRGO。这样一来，每次定时器到达周期起点，ADC就会自动启动注入组转换，无需任何软件干预。

STM32G4系列的ADC支持双采样保持，可以同步采样两相电流，第三相通过基尔霍夫定律计算得出。对于三电阻采样方案，需要在同一个时刻采集两个通道的电压，这要求ADC支持同步模式。

**第三级：DMA负责“无感搬运”**

ADC转换完成后，数据存储在ADC数据寄存器中。传统做法是在ADC中断里手动读取，这会产生中断开销。更高效的做法是启用DMA，配置ADC为DMA请求模式。每次ADC完成转换，DMA自动将数据搬运到指定的内存缓冲区，CPU完全不知情。

DMA的循环模式可以让它持续工作：每完成一次采样周期，DMA自动重置目标地址，重新开始搬运。配合双缓冲机制，可以实现在DMA搬运数据的同时，CPU处理上一周期的数据，流水线并行运行。

软件框架与代码实现

基于上述机制，一个完整的电流采样DMA驱动框架包含几个模块：

**定时器配置**：设置中心对齐模式，使能TRGO更新事件输出。

ADC配置的关键是选择正确的触发源和触发边沿。STM32的ADC支持上升沿/下降沿/双沿触发，中心对齐模式下通常选择上升沿触发——对应定时器计数器归零的时刻。

**DMA配置**：设置外设地址为ADC数据寄存器，内存地址为自定义缓冲区，方向为外设到内存，模式为循环模式。数据宽度设置为半字或字，取决于ADC分辨率。

**校准初始化**：STM32的ADC有内部校准机制，上电后调用校准函数可以消除Offset误差。

**启动顺序**：先启动DMA，再启动ADC，最后启动定时器。顺序搞反可能导致第一次触发时DMA还未就绪，产生数据丢失。

极端占空比的应对策略

当PWM占空比接近0%或100%时，零矢量窗口变得极窄，可能不足以完成ADC转换。此时需要动态调整采样策略。

VESC的“大电流模式”提供了一个巧妙解法：找出三相电流中绝对值最大的那一相，跳过它不测，只测另外两相，再用三相和为零的约束推算出第三相。这种策略依赖一个前提——三相电流的瞬时值满足基尔霍夫定律。硬件ADC和采样电阻的误差会影响推算精度，因此只在不得已时才启用简化模式，正常工况下保持三相全测。

在代码实现层面，可以在每个PWM周期计算三相占空比，判断是否有任意一相的零矢量窗口小于ADC最小转换时间。若条件触发，置标志位`full_clarke=0`，后续Clarke变换使用简化公式，否则使用完整的三相输入。

性能收益

使用三联动方案后，CPU在电流采样环节的开销从“持续占用”降低到“几乎为零”。以25kHz控制频率为例，每个周期40微秒中，ADC转换和DMA传输完全由硬件自动完成，CPU仅在DMA半满或全满中断时才被唤醒处理数据。配合VESC的优化框架，电流采样步骤仅占约200个时钟周期(约3%占用率)。

三联动方案的另一优势在于时序确定性。纯软件触发的中断响应时间受系统负载影响，波动可达数微秒，足以让采样点漂出干净窗口。硬件触发链路定时器→ADC→DMA的延迟是固定的，采样时刻精度可达单个时钟周期量级。这种确定性在高频PWM(50kHz以上)或高动态响应场景中的价值尤为突出。

DMA+ADC+定时器三联动本质上是将“采样”这个环节从CPU的任务清单中彻底划掉，让硬件自主完成时序控制和数据传输。配合简洁的状态机，CPU可以专注于FOC的核心算法——变换、观测器、PI调节，而非在中断进出中消耗算力。对于需要在STM32上实现高效FOC控制的开发者而言，这套硬件联动机制不是可选项，而是通向高性能的必由之路。