Intel Quartus下PCIe Gen3 IP集成与调试实战

在Altera/Intel FPGA（Arria 10、Stratix 10/V系列）上实现PCIe Gen3 x4/x8接口，通常依赖PCI Express Hard IP。本文按实战顺序，讲解IP配置、顶层例化、BIOS识别验证及常见链路训练失败的排查方法。

一、PCIe Hard IP配置要点（Quartus IP Catalog）

在 IP Catalog → Interfaces → PCI Express → PCI Express Hard IP 中重点关注：

配置项 推荐设置（Gen3 x4例）

Lane Width x4（须与板卡金手指物理宽度一致）

Link Speed Gen3（8.0 GT/s）；若主板仅Gen2可向下兼容

Endpoint/Root Port Endpoint（多数加速卡/采集卡）

BAR设置 BAR0 = 32-bit Non-Prefetchable 64KB（或按需求）

Vendor/Device ID 填公司VID/DID，驱动绑定用

Reference Clock 100MHz Differential（来自板级晶振）

Use Hardened PIPE Interface 勾选（降低延迟）

生成后Quartus会输出：

• *_top.v — 例化模板

• *_top.sdc — 含内部约束（通常不需改）

• pcie_reconfig_* .tcl — PHY重配置（一般默认即可）

二、顶层例化与用户逻辑接口

PCIe Hard IP对外暴露两类接口：

• Pipe（内部）：已硬化，不直接操作

• 应用层接口：通常为 Avalon‑MM / Avalon‑ST（RX/TX） 或 legacy TX/RX TLPs

最简示例（Avalon‑ST 接收侧）：

pcie_hip_top u_pcie (

   .pcie_refclk         (refclk_100m_p),   // 差分参考时钟正端

   .npor               (sys_rst_n),

   .nperst             (perst_n),          // 主板PERST#

   .rx_st_data         (rx_st_data),

   .rx_st_valid        (rx_st_valid),

   .rx_st_ready        (rx_st_ready),

   .tx_st_data         (tx_st_data),

   .tx_st_valid        (tx_st_valid),

   .tx_st_ready        (tx_st_ready),

   .app_msi_req        (msi_req),

   .app_msi_grant      (msi_grant),

   .tl_cfg_add         (tl_cfg_add),       // 配置寄存器接口

   .dl_up              (dl_up),            // Link层Up指示

   .ltssm_state        (ltssm_state)       // 可接ILA观察

);

注意：perst_n（PERST#）必须来自金手指，低电平期间IP保持在复位态。

三、板级上电与链路训练检查

1. 基础物理检查

• REFCLK：用示波器确认100MHz差分时钟幅度≥300mVpp，抖动达标

- VCCINT/VCCAUX：符合手册（Arria10通常VCCINT=0.9V）

• PERST#：主板开机后应在100ms左右释放（变高）

2. 观察链路状态

在SignalTap II或System Console中监控：

# Quartus System Console 读链路状态

get_hw_pci_devices

# 若显示 Device Found 且 LnkSta = Gen3 x4 → OK

也可在逻辑中抓 dl_up（应为1）和 ltssm_state（常见训练完成状态=L0=16'h16）。

3. Linux下确认枚举

lspci -vvv -d <VID:DID>

# 应看到 LnkSta: Speed 8GT/s, Width x4

dmesg | grep -i pcie

四、常见调试场景与对策

现象 可能原因 解决

主板不识别设备（lspci无输出） REFCLK未到IP / PERST#未接 / BAR大小超限 查REFCLK引脚分配；确认PERST#连金手指PIN PERST#；BAR≤主板可分配

ltssm_state卡在 Detect.Quiet / Polling 差分对反接(P/N反)、无REFCLK、RX Termination未使能 确认P/N未反接；测REFCLK；检查IP是否使能RX Termination

LnkSta显示 Gen1 x1 而非 Gen3 x4 主板BIOS强制降速或链路训练失败 BIOS中关 "PCIe Gen3 Disable"；检查PCB损耗＞-12dB需开Pre‑emphasis

BAR资源分配失败（BIOS: no address space） BAR size > 主板可分配或Prefetchable属性错配 调小BAR或拆为2个BAR；确认32‑bit Non‑Prefetch

MSI/MSI‑X中断不触发 app_msi_req/grant时序或Message Code未配 在IP Reconfiguration中使能MSI‑X并绑定向量号

五、性能调优建议（Gen3）

1. 开启 PCIe Relaxed Ordering（IP配置 → Device Control Register）

2. RX EQ / TX Pre‑emphasis：对背板损耗>10dB，在Transceiver Reconfiguration中设Post‑Cursor ≈ 3.5dB

3. Avalon‑ST 包边界对齐：确保 sop/eop 正确标记，防DMA解析错误

4. DMA Bypass测试：先用 Altera Example Design pcie_example_design 做简单Memory Write/Read，排除用户逻辑影响

六、结语

Intel FPGA上PCIe Gen3集成流程可归纳为：配IP → 例化顶层并接PERST#/REFCLK → 检查dl_up与ltssm_state → Linux lspci验证链路速率和宽度。遇到枚举失败，优先确认参考时钟、PERST#极性和链路训练状态（LTSSM），再深入时序或BIOS设置。掌握这套流程，你的PCIe加速卡就能顺利进入主机设备树。