GaN FET在65W快充中的PCB布局操作要点

在65W PD快充（AC-DC QR/ACF + 同步整流）中，GaN FET（如Navitas NV6115、Transphorm TP65H030G） 的高开关速度（dv/dt > 50V/ns、di/dt > 10A/ns）使传统Si MOSFET布局不再适用——寄生电感与栅极振铃会直接导致误开通、EMI超标或器件损坏。本文提炼GaN QR反激/ACF电路中PCB布局的关键操作要点。

一、GaN FET 特殊布局要求

对比项 Si MOSFET GaN FET

栅极阈值 Vth 2~4V 1.1~2V（极易误触发）

dv/dt <10V/ns 50~100V/ns

封装 TO‑220/DFN 有驱动环 极小 DFN/BGA（源极常是多焊盘）

对寄生L影响 中等 极敏感（nH级）

二、功率回路（Power Loop）最小化

GaN 反激拓扑中 高频功率回路 为：

Vbus电容(+) → GaN Drain → GaN Source → 变压器原边 → Vbus电容(-)

此回路面积必须最小，以降低环路电感 L_loop（目标 < 5nH）。

操作要点：

• 输入电容（MLCC + 电解）尽量贴近 GaN Drain/Source 引脚，焊盘直接通过过孔连内层电源/地平面

- 用 2~4个过孔并联 连接 Source 到 GND Plane（降低 L_source）

• 变压器原边引脚布局使原边电流路径与 Vbus 回路重叠最小化

        ┌─ C_in(MLCC x4) ─┐

Vbus+ ──┤   GaN(D-S)       │─ Transformer Pri+

Vbus- ──┴── GND Plane ←───┴── Transformer Pri-

三、栅极驱动（Gate Drive）走线

GaN 栅极对 dV/dt 耦合极敏感：

• Gate 走线短且直（<10mm），避免平行高压开关节点（Drain）

• Kelvin Source 连接：若 GaN 有独立 Source_Kelvin 引脚 → 驱动回路单独走线回 IC SGND，不与大电流 Source 共用路径

- 栅极电阻 Rg（2~10Ω）尽量紧靠 GaN Gate 引脚

• 禁止在 Gate‑Source 间并联传统下拉电阻（除非 IC 要求），GaN 内部常已集成

// 栅极驱动走线示意（PCB上）

IC_PWM_OUT ── Rg(5Ω) ────┐

                         ├──> GaN Gate Pin (最短走线)

GaN Kelvin_Source ────────┘  (回 IC SGND, 单独走线)

GaN Power_Source ────────────> GND Plane (多过孔)

四、开关节点（SW / Drain）处理

• SW 节点面积尽量小（仅够连变压器原边 + 散热铜），禁止作为信号参考

• 与 Y‑电容、辅助绕组走线保持 ≥ 3×线宽距离

- 若需 Snubber（RC），Snubber 电阻靠近 Drain，电容靠近 GND，回路紧凑

五、热与接地

• GaN DFN 底部散热焊盘通过 阵列过孔（≥4×0.3mm via） 接内层 GND Plane

- GND Plane 在 GaN 下方连续无切割；功率地与模拟地（IC VREF/Comp）单点星形汇合

• 辅助绕组 / Vcc 去耦电容紧靠 IC Vcc‑GND 引脚

六、上电检查与波形验证

1. 先断开 GaN（或用假负载）测驱动波形：确认 Gate 无振铃 > Vth+1V

2. 上电后测 Vds 波形：应见干净 QR 振铃（无栅耦合振荡）

3. 若 Gate 见 >3V 振铃：检查 Gate 走线是否并行走 Drain 或 Kelvin 未独立

4. 效率骤降 / 过热：查 Source 过孔数量与 GND 连通性（热像仪）

七、常见布局错误速查

现象 根因 修正

上电即炸 GaN 栅极误开通（dV/dt 耦合） 缩短 Gate 线；确认 Kelvin Source 独立回 IC

Vds 振铃 > 30Vpp 功率回路电感大（C_in 远离 Drain） 拉近输入电容；加并联过孔

轻载啸叫 / 不稳定 栅驱动参考地被大电流抬升 用 Kelvin Source；单点星型接地

高温降额提前触发 散热焊盘过孔不足或 GND 割裂 增过孔阵列；确保连续 GND Plane

八、操作 Checklist

✅ 输入 MLCC 紧靠 GaN Drain‑Source（<2mm）  

✅ 功率回路面积最小化，多过孔 Source→GND  

✅ Gate 走线短直，Rg 紧靠 Gate，Kelvin Source 独立回 IC  

✅ Snubber RC 回路紧凑，SW 节点面积小  

✅ GaN 底部散热焊盘 ≥4 过孔阵列 → 连续 GND Plane  

✅ 上电先测 Gate 无振铃再带载  

九、结语

GaN FET 在 65W 快充中的 PCB 布局核心是三句话：功率回路面积压到最小（输入电容紧贴 Drain/Source）、栅极 Kelvin 走线独立短直、开关节点小且远离敏感线。按此操作通常可把开关节点振铃压至 <20Vpp、栅极耦合噪声 <0.5V，保证 GaN 可靠运行在 170kHz~300kHz QR 模式。