高速背板通信：10Gbps 信号链路损耗分析与均衡参数配置

10Gbps 背板（IEEE 802.3ap 10GBASE-KR）是运营商接入、数据中心 TOR 交换、军工 VPX 的标配——背板走线 15–40 cm，中间穿 2–4 个高速连接器（如 Impel、VITA 46 高速款），板材多为 FR-4 混 Meg7/M6，奈奎斯特 5 GHz 处单通道插损能到 20–30 dB，不吃均衡眼图直接闭合。下面以 10GBASE-KR 单通道（Xilinx GTH / Intel 10G-KR PHY）为主线，讲损耗账本和均衡参数怎么配。

一、损耗账本：连接器是头号杀手

10G-KR 链路：FPGA/ASIC SerDes → BGA breakout → 表层/内层走线 → 背板连接器（母）→ 背板走线 → 背板连接器（公）→ 子卡走线 → 对端 SerDes。5 GHz 下各部分损耗（典型 30 cm 背板）：

段 5G 插损

BGA breakout（过孔+扇出） 0.8–1.5 dB

子卡走线 5 cm（Meg7） 1.2 dB

背板走线 30 cm（FR-4 混 Meg7） 8–12 dB

连接器×2（Impel 类高速款） 3–5 dB/对

过孔残桩（未背钻） 0.5–1 dB/个

AC 耦合电容下方不连续 0.3–0.5 dB

合计 14–21 dB

FR-4 纯走 30 cm 在 5G 能到 18 dB，混 Meg7 压到 10 dB 内，但连接器两对加起来 6–8 dB 躲不掉——所以 10G-KR 的"损耗预算"按 25 dB 估，超出就要换更低损板材或缩短背板。

二、均衡三段式：FFE + CTLE + DFE

10G-KR SerDes 的均衡是发射端 FFE（3-tap 预加重）+ 信道 CTLE（零点抵消介质主极点）+ 接收端 DFE（判决反馈吃 ISI）三级串联，Xilinx GTH/UltraScale+ 的 10G-KR 子层就叫这套。

1. 发射端 FFE（预加重）

3-tap 结构：main cursor（C0）、前游 pre-cursor（C-1，前一个 UI 的反向补偿）、后游 post-cursor（C+1，后一个 UI 的反向补偿）。10G-KR 常用配置：

/* Xilinx GTH 10G-KR FFE 配置示例（简化）*/

// C0=48/64, C-1=-8/64, C+1=-8/64 → 预加重约 3.5 dB

XGthPll* pll = &gth_inst.pll;

pll->FFE_TAP_CTRL0 = 0x30;   // C0=48

pll->FFE_TAP_CTRL1 = 0xF8;   // C-1=-8 (补码)

pll->FFE_TAP_CTRL2 = 0xF8;   // C+1=-8

// 写 GTH 寄存器

gth_write(0x011C, pll->FFE_TAP_CTRL0);

gth_write(0x0120, pll->FFE_TAP_CTRL1);

gth_write(0x0124, pll->FFE_TAP_CTRL2);

C-1/C+1 的绝对值越大，预加重越猛，但发射端自身眼高会缩——10G-KR 一般 C-1=C+1=-8~ -12（相对 C0=48），预加重 3–5 dB 够用，再大发射 Pk-Pk 掉太多反而不利。

2. 接收端 CTLE

CTLE 是连续时间线性均衡，用高频增益峰（零点）去抵消介质的 -20 dB/dec 斜率。10G-KR PHY 一般给 4–8 档 boost 可选（如 0/3/6/9/12 dB @5G）。配置方法：

• 先测背板 S21@5G，比如 -18 dB → 选 CTLE boost=6 dB 档

• 如果眼图张开但仍小，升一档到 9 dB；如果眼图已经开但 BER 高（>10⁻¹²），说明 CTLE 过 boost 引入噪声，降一档

3. 接收端 DFE

DFE 是判决反馈均衡，用已判决的码元反推 ISI 尾巴再减掉，不放大噪声（这点比 CTLE 好）。10G-KR 的 DFE 一般 5-tap（tap1–tap5），系数由链路训练（LT）自动算，或手动给初值让 LT 微调。

三、10G-KR 链路训练（LT）协议

10G-KR 有标准 LT 协议（Clause 73），上电后两端 SerDes 自动跑：

1. 发 T 码（训练码型，101010…）

2. 接收端扫 CTLE boost + FFE tap，算 BER

3. 最优系数锁存，转正常 10G 码流

手动配置流程（调试阶段先用手动，量产开 LT）：

/* 10G-KR 手动均衡配置流程（伪代码）*/

void kr10g_eq_manual(void) {

   serdes_pwr_up();

   set_ffe(48, -8, -8);       // 预加重 3.5dB

   set_ctle(BOOST_6DB);       // 按 S21 损耗选

   set_dfe_mode(MANUAL);

   set_dfe_tap(1, -12);       // 主 ISI tap，从 IBIS-AMI 仿真估

   set_dfe_tap(2, -4);

   // 跑 PRBS11 测 BER

   if (ber() > 1e-12) {

       set_ctle(BOOST_9DB);   // 升一档

   }

}

四、仿真 + 实测闭环

板子回来前先用 IBIS-AMI 跑：把背板 S 参数（VNA 扫 0.1–10 GHz）、连接器模型、BGA breakout 模型级联，AMI 模型里挂 FFE/CTLE/DFE 系数，看眼图和 BER contour。Xilinx 的 Vivado 自带 SerDes IBIS-AMI 套件，能直接导 GTH 的系数到寄存器。

实测三件事：

• VNA 扫 Sdd21：0.1–10 GHz，5G 处插损 ≤ 22 dB（留 3 dB 给连接器批次差）

• 眼图：PRBS11@10G，眼高 > 120 mV、眼宽 > 0.4 UI（GTH 的 10G-KR 规格）

• BER：误码仪跑 1e10 bits，BER < 1e-12（10G-KR 阈值）

五、三个翻车高发点

• BGA breakout 区域线宽突变：FPGA BGA 球距 0.8 mm，逃出区走线从宽 4 mil 突到 7 mil（内层带状线），5G 处反射 S11 鼓 -12 dB → 插损多 0.8 dB + 眼图抖动加 5 ps。breakout 用渐变线宽（4→5→6→7 mil，每段 0.3 mm）替代突变

• 连接器选成普通 2 mm Hard Metric：普通 HM 连接器 5G 插损 2 dB/对，回损 -8 dB，10G-KR 跑不稳。必须换高速款（TE Impel、Amphenol VITA 46 高速型），5G 插损 < 1 dB/对、回损 < -15 dB

• DFE 系数没跑 LT 就硬编码：背板批次 + 温度 + 电压导致 ISI 特性飘，DFE tap 硬编码在 25℃ 最优、85℃ 可能 BER 掉到 1e-10。量产开 Clause 73 LT，每次上电自训练 100 ms，系数锁完再跑数据

25G-KR（IEEE 802.3by）奈奎斯特 12.5 GHz，FR-4 已扛不住（30 cm 插损 > 35 dB），板材必须 Meg7 全层或混 Rogers，均衡要 FFE 5-tap + CTLE 2 阶 + DFE 7-tap，配置思路同 10G-KR 但 boost 档要更激进。

10G-KR 背板的真谛：损耗账本先算清（连接器 > 板材 > BGA）、FFE 3-tap 预加重 3–5 dB、CTLE 按 S21@5G 选 boost 档、DFE 交给 Clause 73 LT 自训练；BGA breakout 渐变线宽、连接器换高速款、量产开 LT 别硬编码。这套走完 30 cm 背板 10G-KR 眼高 > 130 mV、BER < 1e-12，VPX/ATCA 机箱过 PCIe Gen3 背板也没问题。