芯片SAR转换为何失线性？比较器为何会超时？

SAR ADC的分辨率由位数定义，实际可用线性和转换时间却由模拟细节决定。芯片设计要分别约束电容DAC失配造成的码宽误差，以及比较器输入接近零时的再生亚稳态，不能用一次静态精度仿真覆盖。

二进制加权电容阵列通过电荷再分配生成逐位试探电压，单元电容的面积、边缘场和梯度偏差会让实际权重偏离二进制比例。高位电容误差可在某些码边界形成较大的差分非线性，严重时出现缺码；分段或桥接结构虽然减少总电容，桥接电容及其寄生对权重的影响却更敏感。

增大单元面积可降低随机失配，但输入负载、采样时间、参考驱动功耗和版图面积都会上升。共心布局、虚设单元与对称走线能抑制系统梯度，却无法消除局部随机偏差。设计应从目标INL和DNL反推匹配需求，再把开关寄生、参考建立误差与工艺角纳入蒙特卡洛，而不是只按理想电容方差估算。

数字校准可以测出位权并在输出端修正，但校准本身需要可观测激励。前景校准会中断正常转换，背景校准可在线运行，却可能把校准扰动耦合到信号带内；若输入分布缺少某些码区，权重估计还会失去可辨识性。校准系数也随温度和参考状态变化，更新太慢跟不上漂移，更新太快则把噪声写进系数。

验证线性不能只输入低频正弦并看有效位数。码密度直方图可以提取DNL和INL，但源线性、采样相干和统计样本数决定测量下限；大信号动态测试又会混入建立和抖动误差。最好用慢斜坡定位静态码边界，再用不同输入频率确认动态权重是否因参考恢复不足而变化。

比较器亚稳态发生在差分输入极小时。再生锁存器起始差值接近零，内部正反馈需要更长时间才能把微小不平衡放大为确定逻辑电平；有限噪声、失调和器件失配会改变最终方向。亚稳态不是简单输出一个中间电压，它常表现为决策时间长尾，超过后级锁存窗口后变成随机码错。

固定每位等待时间必须覆盖最慢再生角和最小输入差，但过度留裕量会降低采样率。异步SAR可在比较器完成后立即进入下一位，提高平均速度；若完成检测器对慢决策不可靠，状态机可能提前切换DAC，造成相关错误。应设置明确超时与错误处理，并让完成信号本身经过无毛刺同步，不能把模拟不确定性直接送入数字控制。

降低失调或增加前置放大能改善小信号判决，却增加功耗、输入回踢和恢复时间。比较器回踢会扰动DAC顶板，在高位决策后留下与码相关的电荷误差。验证要统计不同码、温度、供电和时钟下的决策时间分布，同时观察错误是否集中在理想残差接近零的位次；只测平均转换时间会漏掉亚稳长尾。

两类误差还会在校准中相互混淆。若比较器偶发超时被当作稳定码值写入直方图，算法可能把随机判决错误解释成电容权重偏差；反过来，DAC残差偏移又会改变比较器最难判决的码区。校准采样应标记超时和重复判决，并在剔除动态异常后再估位权。完成校准后仍需独立扫速率，证明线性改善不是靠放慢转换换来的。

所以，电容阵列决定每一步试探是否准确，比较器决定每一步能否按时落定。分别校准位权并验证再生时间尾部，芯片SAR转换器才能把标称分辨率真正变成无缺码的有效精度。