通过电源去耦保持电源进入集成电路的低阻抗

在电子电路的设计与应用中，确保电源进入集成电路(IC)的稳定性至关重要。电源去耦作为一种关键技术手段，对于维持电源进入 IC 各点的低阻抗发挥着不可或缺的作用。无论是模拟集成电路，如放大器和转换器，还是混合信号器件，像 ADC 和 DAC，亦或是数字 IC，例如 FPGA，它们的正常工作都与电源的稳定性紧密相连。

电源稳定性对 IC 性能的影响

模拟集成电路，如放大器和转换器，通常具有至少两个或更多的电源引脚。对于单电源器件，其中一个引脚一般连接到地。而像 ADC 和 DAC 这类混合信号器件，可能存在模拟和数字电源电压以及 I/O 电压;数字 IC 如 FPGA，也可能具备多个电源电压，如内核电压、存储器电压和 I/O 电压。IC 数据手册详细规定了每路电源的允许范围，包括推荐工作范围和最大绝对值，严格遵守这些限制是保证器件正常工作和防止损坏的必要条件。

然而，即使电源电压的微小变化仍处于推荐工作范围内，若由噪声或电源纹波引起，也可能导致器件性能下降。以放大器为例，电源的微小变化会致使输入和输出电压产生相应的微小变化。放大器对电源电压变化的灵敏度常用电源抑制比(PSRR)来量化，它被定义为电源电压变化与输出电压变化的比值。典型的高性能放大器(如 OP1177)的 PSR 随频率以大约 6dB/8 倍频程(20dB/10 倍频程)的速率下降。尽管在直流情况下 PSRR 可达 120dB，但在较高频率下会迅速降低，此时电源线路上的无用能量会越来越多地直接耦合至输出。若放大器驱动负载，且电源轨上存在无用阻抗，负载电流将调制电源轨，进而增加交流信号中的噪声和失真。

对于数据转换器和其他混合信号 IC，虽然数据手册中可能未明确给出实际的 PSRR，但其性能同样会因电源上的噪声而降低。电源噪声对数字电路也会产生多方面的影响，如降低逻辑电平噪声容限，引发因时钟抖动导致的时序错误等。

电源去耦的原理与作用

为解决电源稳定性问题，适当的局部去耦在 PCB 设计中极为关键。在典型的 4 层 PCB 中，通常包含接地层、电源层、顶部信号层和底部信号层。表面贴装 IC 的接地引脚通过引脚上的过孔直接连接到接地层，以最大程度减少接地连接中的无用阻抗。电源轨一般位于电源层，并连接到 IC 的各个电源引脚。IC 内产生的电流用 IT 表示，当电流流过走线阻抗 Z 时，会引起电源电压 VS 的变化。根据 IC 的 PSR，这种变化会导致多种性能降低问题。

通过在电源引脚和接地层之间，使用尽可能短的连接方式，连接适当类型的局部去耦电容，能够最大程度降低对功率噪声和纹波的灵敏度。去耦电容犹如一个瞬态电流的电荷库，它将瞬态电流直接分流到地，从而在 IC 上维持恒定的电源电压。虽然回路电流路径通过接地层，但由于接地层阻抗较低，回路电流一般不会产生显著的误差电压。

高频去耦电容必须尽可能靠近芯片，否则，连接走线的电感将对去耦的有效性产生负面影响。在理想配置中，电源引脚和接地连接都应尽可能短。低频噪声去耦通常采用电解电容(典型值为 1μF 至 100μF)，作为低频瞬态电流的电荷库。同时，将低电感表面贴装陶瓷电容(典型值为 0.01μF 至 0.1μF)直接连接到 IC 电源引脚，可有效抑制高频电源噪声。需要注意的是，所有去耦电容必须直接连接到低电感接地层才会发挥作用，并且此连接需要短走线或过孔，以将额外串联电感降至最低。

去耦电容的选择与应用

去耦电容的选择并非随意为之，而是需要综合考虑多个因素。首先，要根据电路的工作频率和噪声特性来确定电容的类型和容值。对于低频噪声去耦，一般选用 1μF 至 100μF 的电解电容;对于高频噪声去耦，则选择 0.01μF 至 0.1μF 的低电感表面贴装陶瓷电容。大多数 IC 数据手册在应用部分会给出推荐的电源去耦电路，严格遵循这些建议是确保器件正常工作的重要保障。

实际的电容器存在一些寄生参数，如等效串联电阻(ESR)和等效串联电感(ESL)或寄生电感。等效串联电感无法完全消除，只要存在引线，就必然会产生寄生电感。从磁场能量变化的角度来看，当电流发生变化时，磁场能量随之改变，但能量不会瞬间跃变，从而表现出电感特性。寄生电感会延缓电容电流的变化，电感越大，电容充放电阻抗越大，反应时间也就越长。等效串联电阻同样不可避免，因为制作电容的材料并非超导体。

电容还存在自谐振频率，在该频率点，电容的容性阻抗矢量与感性阻抗之差为 0，总阻抗最小，呈现纯电阻特性。自谐振频率是区分电容呈容性还是感性的分界点，高于此频率时，电容的退耦作用将下降。因此，在使用电容进行电源去耦时，必须关注其自谐振频率，确保其工作在有效频率范围内。电容的自谐振频率值与电容值及等效串联电感值相关，可通过查看器件手册获取该参数，进而确定电容的适用范围。

此外，电容的品质因数(Q 值)也是一个重要参数。在谐振时，电容和电感上两端的电压有效值相等，品质因数 Q 与电容和电感的参数密切相关。Q 值影响电路的频率选择性，Q 值越高，在一定频偏下电流下降越快，谐振曲线越尖锐，电路的选择性也就越好。

在电路板上，通常会放置一些大电容，如钽电容或电解电容。这类电容具有较低的 ESL，但 ESR 较高，因此 Q 值较低，不过它们拥有很宽的有效频率范围，非常适合用于板级电源滤波。当电容安装到电路板上后，会引入额外的寄生参数，导致谐振频率发生偏移。所以，在计算系统参数时，应关注电容安装后的实际表现，即安装谐振频率，而非自谐振频率。

PCB 布局与布线对去耦效果的影响

在 PCB 布局与布线过程中，诸多因素会对去耦效果产生影响。去耦电容应尽可能贴近 IC 电源引脚，以实现最短路径连接，从而减小环路电感。同时，使用多个过孔并联可降低地 / 电源平面阻抗，避免长走线，因为长导线会引入寄生电感，削弱高频去耦效果。

在分层退耦设计中，板级可采用大容量电解电容(如 100μF)应对低频波动;模块级使用陶瓷电容组(如 10μF + 0.1μF)覆盖中高频;芯片级则将 0.01μF 至 1μF 的电容直接靠近 IC 引脚。合理设计电源平面也至关重要，应使用完整地平面和低阻抗电源平面，并对敏感电路(如 RF 与数字部分)的电源域进行分割。

在实际应用中，还可将退耦电容与压敏电阻协同使用。压敏电阻置于电源输入端，用于吸收雷击、浪涌等高压瞬态能量;退耦电容分布在 IC 附近，抑制高频噪声和局部电压波动。其联合布局示例为：电源输入 → (压敏电阻) → (大容量电解电容) → (稳压器) → (退耦电容网络) → IC。

为确保去耦网络的有效性，可借助电源完整性(PI)工具(如 Sigrity、HyperLynx)进行仿真验证。通过频域阻抗匹配，保证退耦网络在目标频段内的阻抗低于系统要求(如 < 1Ω@100MHz)。在噪声敏感路径上串联铁氧体磁珠，可进一步增强高频滤波效果。

在射频电路中，退耦电容能够抑制本振泄漏和杂散辐射;在混合信号系统中，通过退耦可有效隔离模拟与数字地噪声。总之，电源去耦是保障电子系统稳定性的基础设计环节，需要在理论计算的基础上，结合实际测量进行优化调整，以实现最佳的电源稳定性和 IC 性能。