AXI Stream 转AXI4 DMA IP设计

1.设计目的

axi stream接口无法直接通过axi4写内存，在项目使用中，经常遇到stream接口，例如srio、图像等，经过pcie传输，器件厂家虽然提供IP，但是使用不方便。

2.设计流程

2.1stream写

stream接口：

• tvalid：输入有效信号，高有效

• tready：输出流控信号，高有效

• tlast：输入数据尾信号，高有效

• tkeep：输入数据字节使能信号，高有效

• tuser：输入DMA标识数据，采用地址偏移offset + block块id + 数据包长度length组成

主机或者cpu通过axi_lite接口配置寄存器，分配每一个block块大小，对应的内存起始地址，共分配多少个block等参数，同时block大小等参数支持动态调整。

2.2写操作流程

初始化相应寄存器后，stream接口按照上述格式自动分配数据大小及相应axi内存位置，每完成一块block后，产生一个中断，当stream接口速度高与axi4时，ready信号自动拉低，保证数据不覆盖

2.3stream读

读流程是写流程的相反过程，内容及流程参考写操作主机或者cpu通过axi_lite接口配置寄存器，分配每一个block块大小，对应的内存起始地址，共分配多少个block等参数，同时block大小等参数支持动态调整。

2.4读流程

过程和写基本一致，支持动态调整，数据接口一致

3.寄存器

该寄存器对应了dma的操作寄存器，这里不一一列出