芯片设计也分前后端?芯片设计之后端设计那点事

芯片设计之后端设计

1. DFT

Design For Test，可测性设计。芯片内部往往都自带测试电路，DFT的目的就是在设计的时候就考虑将来的测试。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元(如寄存器)变为扫描单元。关于DFT，有些书上有详细介绍，对照图片就好理解一点。

DFT工具Synopsys的DFT Compiler

2. 布局规划(FloorPlan)

工具为Synopsys的Astro

3. CTS

Clock Tree Synthesis，时钟树综合，简单点说就是时钟的布线。由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。

CTS工具，Synopsys的Physical Compiler

4. 布线(Place & Route)

这里的布线就是普通信号布线了，包括各种标准单元(基本逻辑门电路)之间的走线。比如我们平常听到的0.13um工艺，或者说90nm工艺，实际上就是这里金属布线可以达到的最小宽度，从微观上看就是MOS管的沟道长度。

工具Synopsys的Astro

5. 寄生参数提取

由于导线本身存在的电阻，相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声，串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。

工具Synopsys的Star-RCXT

6. 版图物理验证

对完成布线的物理版图进行功能和时序上的验证，验证项目很多，如LVS(Layout Vs Schematic)验证，简单说，就是版图与逻辑综合后的门级电路图的对比验证;DRC(Design Rule Checking)：设计规则检查，检查连线间距，连线宽度等是否满足工艺要求， ERC(Electrical Rule Checking)：电气规则检查，检查短路和开路等电气规则违例;等等。

工具为Synopsys的Hercules

实际的后端流程还包括电路功耗分析，以及随着制造工艺不断进步产生的DFM(可制造性设计)问题，在此不做过多阐述，有兴趣的朋友可自行百度。

物理版图验证完成也就是整个芯片设计阶段完成，下面的就是芯片制造了。物理版图以GDS II的文件格式交给芯片代工厂(称为Foundry)在晶圆硅片上做出实际的电路，再进行封装和测试，就得到了我们实际看见的芯片。