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基于FPGA的数字下变频设计与实现

时间：2009-08-31 10:07:13

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[导读]在扩频通信中，数字下变频（DDC）是一种很重要的技术，它包括数字混频器、数控振荡器以及数字滤波器三部分。而传统的DDC大多采用专用芯片，虽然其外围电路简单、功能实现容易控制，但其大部分功能已经固化，存在兼容

在扩频通信中，数字下变频（DDC）是一种很重要的技术，它包括数字混频器、数控振荡器以及数字滤波器三部分。而传统的DDC大多采用专用芯片，虽然其外围电路简单、功能实现容易控制，但其大部分功能已经固化，存在兼容性较差、产品开发灵活性低、后续升级困难等缺陷。本文利用FPGA运算快速、易于升级等优点，在简化算法的基础上，用最短的时间进行混频滤波得到两路相交信号。用Verilog语言对整个下变频进行行为描述建模，并给出相应的仿真综合结果。
1 正交下变频方案理论分析
　　因为DDC的数据流是采样信号的速率，DSP处理芯片很难完成高频实时处理任务，而且FPGA中通常有大容量ROM资源，满足查找表所需ROM资源，所以更适合用FPGA实现数字正交下变频。数字正交下变频是借助数控振荡器NCO通过查找表的方式产生本地正交载波信号，与输入信号进行正交混频，经过低通滤波得到I—Q基带信号。图 1为其方案框图。

　　接收机收到的高频信号表达式为：
　　

式中，为接收信号的幅值，d(t)为数据信息的波形， c(t)为伪码波形，fc=891 MHz，fd=18.176 MHz为信号频偏，n(t)为高斯白噪声。根据带通采样定理，引入单位冲激函数δ(t)构成冲激函数P(t)：

　　输入信号为x(t)，其傅里叶变换为x(ω)，则用fS抽样后得到抽样信号可表示为：

　　由傅里叶变换性质得到XS(ω)，可表示为：
　　　　

　　由式(5)可知，A/D采样使信号频谱发生了周期延拓。中心频率fC=891 MHz（如图2）经带通欠采样后将信号频谱搬移至fO=18.533 MHz。fO是fC除以fS后的余数。这样A/D采样实现了一个下变频功能。

　　接收信号经A/D采样后可表示为：
　　　

　　其中，TS为A/D采样时钟的周期，A为信号幅度的量化，d(nTS)表示二进制数据信息，c(nTS)表示伪码序列信息。
　　经过A/D后，信号通过一个数字低通滤波器，滤掉噪声和寄生信号，然后与本地NCO输出的频率为18.533 MHz的正交载波相乘，完成数字下变频，再经过低通滤波，滤除倍频分量，就可以得到基带扩频信号。
　　从图2可以看出，本地NCO产生的同相和正交载波经过正交下变频和低通滤波之后，不考虑噪声的影响，输出信号可以表示为：
　　
其中，为本地载波与接收信号的频差，为NCO的载波频率，为起始相位差。
2 下变频实现方案

3 下变频器模块实现
　　本文将输入r正弦信号分为16相，NCO通过clk信号脉冲作为控制信号以查找法的形式找出其对应的正余弦值，与r信号混频，得到两路信号i0和q0，再经过低通滤波器，最后得到两路正交信号i和q，如图4和图5所示。从仿真结果可以看出，从第二个clk脉冲开始工作到最后结果输出，仅仅用了52 ns的时间。

　　本文针对扩频通信接收的数字下变频在特定的输入信号下，通过查找表的方式进行了混频和低通滤波的设计及实现。仿真结果在软件Matlab上的建模结果完全一致，表明了设计的正确性。在Xilinx公司的FPGA集成设计软件ISE7.1环境下选用 xc3s5000-4fg900实现了综合和映射。本文的创新点是：用移位代替滤波器乘法运算，节约了硬件资源；对抽头系数进行扩大，将结果误差减小到了 1%；根据抽头系数的对称性减少了寄存器的使用，节约了读取存储的时间。