L波段直接数字式快跳频率合成器设计

摘要：介绍了DDS技术，并且设计出一种基于DDS芯片的快跳频率合成器，它具有工作频率高、频率切换速度快、相位噪声低等特点，有较高的实用价值。
关键词：直接数字合成；AD9912；频率合成器

    随着高速大规模集成电路和微电子技术的发展，近年出现了新的频率合成方法——直接数字式频率合成(DDS)。本文主要采用DDS芯片
AD9912设计出一种L波段快跳频率合成器。具有工作频率高、频率切换速度快和相位噪声低等特点。

1 系统设计
1．1 DDS工作原理
    DDS主要包括相位累加器、波形存储器、数模转换器、低通滤波器、和参考时钟五部分。在参考时钟的控制下，相位累加器对频率控制字K进行线形累加，得到相位码φ(n)对波形存储器进行寻址，使之输出相应的幅度码，经高速D／A转换器得到相对应的阶悌波，最后经低通滤波器得到连所需频率的续变化的波形。DDS工作原理框图如图1所示。

1．2 DDS性能特点
    由于DDS采用不同于传统频率合成方法的全数字结构，和传统频率合成技术相比具有以下优点。
    (1)极短的频率转换时间，可达纳秒量级。
    DDS是一个开环系统，无任何反馈环节。其频率转换时间主要由频率控制字改变时间和各器件频率响应时间所决定，时钟频率越高，频率控制字改变时间越短。
    (2)频率分辨率高，可达微赫兹量级。DDS输出频率的分辨率和频点数随相位累加器的位数的增长而呈指数增长，分辨率高达μHz。
    (3)DDS相位连续。DDS在改变频率时只需改变频率控制字(即累加器累加步长)，而不需改变原有的累加值，故改变频率时相位是连续的。
    (4)相位噪声小。DDS的相位噪声主要取决于参考源的相位噪声。
    (5)其他优点。DDS中几乎所有部件都属于数字电路，易于集成、功耗低、体积小、重最轻、可靠性高，易于程控，使用灵活。
    但DDS也存在一些局限性，主要表现在：
    (1)直接输出频带范围有限。
    (2)杂散抑制差。

2 频率合成方案的选择与性能分析
    需要设计的L波段跳频频率合成器是应用于通信系统中的跳频源，它为通信系统提供了其需要的不断变化的频率。这种按照某一特定方式不断跳变的频率，使通信系统具有较强的抗干扰性为了适应信号传输并有效地抑制干扰，要求工作频带较宽、跳频速度较高、工作频点较多。目前基于DDS技术的方案主要有以下几种：
2．1 DDS+PLL频率合成的方案
    DDS具有极高的分辨率，极快的频率转换速度，但输出频率不是很高。因此现在人们往往把DDS与PLL组合在一起应用，既利用DDS极高的频率分辨率来改善频率的步进间隔，也利用PLL进行倍频输出高频率。方案原理框图如图2所示。

    其中PLL做锁相倍频，用DDS作参考频率，通过采用高的鉴相频率来提高PLL的转换速度，同时PLL的带通性能可以很好的抑制DDS输出中的部分杂散。这种方案兼顾了DDS和PLL的优点，当环路锁定时，频率合成器的输出频率和频率分辨率分别是：
   
    其中M为锁相环的分频比，K为DDS的频率控制字。
    该方案的优点是高分辨率、宽频带、电路结构简单、成本低、易于控制。但由于PLL是倍频式的，因此落在环路带宽内的DDS输出的相噪和杂散将倍增20logNdB(一般取N<10)，而且该系统的频率转换时间是由PLL决定的，也就是由环路滤波器的带宽决定。所以采用此方案时，要获得优良的相位噪声性能，环路带宽要窄；要获得较快的频率转换速度，环路带宽要足够宽，两者相互矛盾。此外，由于PLL本身固有的延时特性，整个系统的频率转换速度受到限制，最快只能到μs量级。
2．2 DDS+倍频频率合成方案
    DDS具有超高速输出频率，切换极快以及频率合成器体积小的优势，同时又具有合成频率低的弱点。这样，采用DDS+倍频相结合方式，利用倍频器代替常用的PLL，克服了DDS+PLL频率合成器的频率转换时间较长的缺点。DDS作为频率合成器的核心部分，产生足够多的离散频点，然后用倍频链提高DDS的输出频率，同时拓展了DDS输出带宽最终满足系统要求。DDS+倍频频率合成方案原理框图如图3所示。

    该方案可以输出较多的频点、获得较高的频率转换时间、拥有较宽的输出频带以及比较容易实现。但是由于是DDS直接倍频产生的，因此近端杂散较差，而且倍频器也会产生更多的非线性失真和杂散，所以在方案中合理选择DDS输出频段，利用带通滤波器或带通滤波器组有效抑制DDS输出杂散，合理分配倍频器链的倍频次数，可以在保证频率合成器输出频率高速切换的同时达到输出频谱纯度的要求。选择合适的DDS输出频率，可以使DDS本身输出信号杂散最小。足够多的滤波器可以达到满意的频谱纯度。合理的倍频次数可以降低对滤波器的设计要求，将有利于减小输出信号杂散。
2．3 DDS阵列频率合成方案
    杂散抑制是DDS系统设计考虑的主要问题，当DDS输出频带越窄，各种杂散混入其中的几率一般就越小，杂散性能通常就越好。当输出带宽较宽时，如果采用两路或多路DDS并行输出，每一路输出一段频率，然后分别滤波，再通过合成开关输出，从而使宽带频率变成窄带频率。这样可以获得高速高纯度的宽带频率输出。DDS阵列方法原理框图如图4所示。

    DDS阵列方法主要缺点是输出频率低，而且由于每路带通滤波器的不理想性会使每路DDS间干扰比较严重。
    本文主要是利用DDS技术设计出一个L波段的跳频频率合成器，要求输出频率范围、跳频速度、步进、相位噪声达到一定的技术指标。经过分析，通过以上几种方法的比较，考虑到在实际设计中对频率转换时间有非常严格(几个us)的设计要求，因而使用了DDS+倍频链的组合方案来解决这些问题。这种方案能使设计中最主要的指标—&mdash;频率转换时间得到保证。
    系统性能分析：
    (1)若时钟频率为fc，则DDS输出频率fo=(K×fc)／2N，N倍频后系统输出频率为fON=Nfo；
    (2)频率合成器输出带宽为DDS输出带宽的N倍；
    (3)输出频率分辨率是DDS分辨率的N倍；
    (4)系统输出频率切换速率取决于DDS切换速率，达到ns级；
    (5)相位噪声
    DDS实际上是一个完成分频功能的系统。理论上相位噪声是应陔以分频比N相对于时钟的相位噪声优化20logNdB，但实际上，由于DDS系统内部数字部分又引入了相位抖动，抵消了相噪优化的部分，甚至还使相噪有所恶化。一般情况下DDS输出的相噪要低于时钟相噪，即使参考源的相噪指标再好，DDS系统输出的相噪不可能低于DDS芯片相噪指标的下限。而倍频链完成倍频功能，它的相位噪声相对于时钟的相位噪声恶化20logM(dB)，其中M为倍频次数。由此可以看出，使用DDS+倍频相位噪声可按下式计算：Lo=LDDS+L倍(dBc／Hz)；
    (6)输出杂散
    DDS输出频率杂散差的点多发生在其参考源整数分频的时候，可通过DDS输出频率来避开这些杂散大的频点。
    通过以上分析可知该方案是满足系统要求的。

3 L波段快跳频率合成器的实现方法
    L波段快跳频率合成器的原理方框如图5所示。主要由晶体振荡器、控制电路、DDS芯片、倍频器，带通滤波器、功率放大器等电路组成。

    高稳定度晶体振荡器确保了频率合成频谱的高分辨率以及所需要的跳频速度。设计中我们选用了温度补偿晶体振荡器作为DDS的参考频率源，它具有体积小、功耗低、高频率稳定度和高频谱纯度等特性。
    DDS芯片是产生跳频的关键器件，选用了AD公司的AD9912。该器件以其集成度高，功能齐全，性能桌越，设计方便等优点而倍受人们的青睐AD9912内部结构方框图如图6所示。

    AD9912电路具有如下特点：
    (1)可提供最大1GSPS内部时钟速率；
    (2)14位内部集成D／A转换器；
    (3)48位频率调节字；
    (4)灵活的系统时钟输入，可接受晶振时钟或外部参考时钟。
    由于AD9912器件输出功率较低，在送入下级倍频之前须经过放大滤波，得到所需的功率电平和频谱纯度的频率。
    倍频部分选用Mini公司的四倍频器，它可将DDS输出的频率倍至我们所需要的L波段，由于它的差损为24～30dB，我们还要使用一级放大滤波，最终得到我们所需的功率电平和频谱纯度的频率放大和滤波电路采用现成集成电路，这样可以减少的调试难度，方便大规模生产，中间加入π型衰减器，用以调整输入输出信号，使它们工作在正常范围。
    在完成功能的情况下，电路设计中尽量减少不必要的杂散干扰信号，我们还需要考虑以下几方面问题：
    (1)数字电路的抗干扰
    数字电路具有系统时钟、高速总线等大功率数字信号，所以它是一个较大的干扰源。对本身杂散就较大的DDS系统来说，解决数字电路部分的干扰是非常重要的。相关的元件尽量放得靠近些使各部件间的引线尽量短。在布局上根据模拟信号部分，数字电路部分，噪声源要分开布局的原则，合理分区布置模拟信号通路，并口输出控制信号以及噪声源器件，减小相互之间的信号耦合。
    对于频率源电路，首先元件的性能要稳定，量值要准确，采用优质元件。布线时，电路尽量靠近地，连线要短而粗。如果可能，可以用地线包围振荡电路，晶振电路远离DDS的输出端，两者垂直布线，避免靠近大电流信号线，并且远离发热元件。对于总线的布线，数据线、地址线、控制线尽量缩短，以减小对地分布电容；而且其长短和走线方式尽量一致，以免造成各线阻抗差异过大。如果是双面走线，一定要使两面的线尽量垂直，以防总线间的电磁串扰。同时，对于控制线需要在其上添加对地滤波电容，以及防止线上信号毛刺造成误判。
    (2)接地
    在高频电路的设计中，应该采用多点接地的方法。电子设备中接地点都直接接到距它最近的接地面上，以使接地的引线最短。这样使得接地线上可能出现的高频驻波现象显著减少。各器件就近接地，就避免了在地线上形成干扰。在整块板上采用多点，大面积就近接地，以缩短电流回路，同时走线中尽量加粗了接地线，以防止接地电位随电流的变化而变化，致使电平不稳，抗噪
声性能下降。
    在数模混合的电路中，由于数字部分干扰很多，所以模拟部分易受影响，数字地和模拟地分割开，才能实现数字地和模拟地之间的隔离。
    在敏感模拟信号线两边加上保护地，隔离噪声和干扰。
    减少输入输出间的串扰、如在DDS、滤波器等器件的输入输出信号间采用了输入输出垂直走线，用地线隔离屏蔽等措施。
    (3)去耦
    减小来自电源的噪声。在同一块PCB中，通常多个器件共用一个电源。而电源线给交流信号提供了一个通路，使得交流信号通过电源线在器件之间传输，形成了干扰。所以必须在器件之间的电源线上加入滤波部分，滤掉交流干扰，称为去耦。在本设计中走线时尽量加粗了电源线宽度，减小环路电阻并在电源引入印制板处加了大容量的电解电容和小容量的高频电容，用于分别滤去低频噪声以及高频噪声。并且在每个集成电路电源引脚处增加0．1的高频去耦电容，加强去耦并提供和吸收该集成电路开关门瞬间的充放电能。

    经过测试，快跳频率合成器相位噪声如图7所示，频率转换时间如图8所示。

4 结束语
    本文中快跳频率合成器采用DDS激励倍频链的频率合成方式，用倍频的办法将频率搬移到所需频率波段上。在实际应用中，通过不断的实验和改进，该快跳频率合成的工作频率范围、频率准确度及稳定度、频率转换时间、相位噪声、杂散电平都可以满足技术指标要求。