Design Compiler 2010将综合和布局及布线的生产效率提高2倍

半导体设计、验证和制造的软件及知识产权（IP）供应商新思科技有限公司（Nasdaq:SNPS）日前宣布：该公司在其Galaxy™设计实现平台中推出了最新的创新RTL综合工具Design Compiler® 2010，它将综合和物理层实现流程增速了两倍。为了满足日益复杂的设计中极具挑战性的进度要求，工程师们需要一种RTL综合解决方案，使他们尽量减少重复工作并加速物理实现进程。为了应对这些挑战，Design Compiler 2010对拓扑技术进行扩展，为Synopsys旗舰布局布线解决方案IC Compiler提供“物理层指引”；将时序和面积的一致性提升至5%的同时，还将IC Complier的布线速度提升了1.5倍。Design Compiler 2010的这一项新功能使RTL工程师们能够在综合环境中进行布局检测，从而可以更快地达到最佳布局效果。此外，Design Complier采用可调至多核处理器的全新可扩展基础架构，在四核平台上可产生两倍提升综合运行时间。

“缩短设计时间和提升设计性能是确保我们市场竞争力的关键。”瑞萨科技公司DFM和数字EDA技术开发部门部经理Hitoshi Sugihara说：“借助拓扑技术在物理层指引中的全新延展，我们看到了Design Compiler设计综合器和IC Compiler芯片编译器之间差异在5%以内的一致性，使IC Compiler上实现了高达2倍速的更快布局和更好的设计时序。我们正在采用Design Compiler中这项技术创新，将我们的重复工作降到最低，同时在更短的设计周期内达到我们的设计目标。”