CRAFT计划迈出重要一步

该项目是DARPA快速电路实现(Circuit Realization At Faster Timescales：CRAFT)计划的一部分，该计划希望将定制集成电路的设计周期从几年缩短到几个月甚至几周。Celerity团队首先在Hot Chips 29上展示了该芯片。

去年，在VLSI 2019上，Celerity又回来谈论其第二代芯片的PLL和NoC。演示文稿由密歇根大学的Austin Rovinski进行。

下面我们先对整个Celerity SoC进行快速概述：它是一个多核多层(many-core multi-tier)AI加速器。总体而言，该芯片包括三个主要层：通用层，大规模并行层和专用层。为什么要使用分层SoC?这是为了在典型的CPU设计上实现高灵活性和更高的电源效率(尽管效率不及ASIC NPU)。

通用层几乎可以执行任何操作，例如通用计算，内存管理以及控制芯片的其余部分。为此，他们集成了Free Chip Project的五个高性能乱序RISC-V Rocket内核。

下一层是大规模并行层，它将496个低功耗定制设计的RISC-V内核集成到一个网格中。这些称为Vanilla-5的自定义内核是有序标量内核，其占用的空间比Rocket内核少40倍。最后一层是集成二值神经网络(BNN)加速器的专业化层。这三层都是紧密链接的，并通过400 MHz运行的DDR存储器接口连接。

Celerity上的Manycore Mesh时钟由自定义数字PLL提供。这是一个相当简单的一阶ΔΣ频率数字转换器(FDC)PLL。该实现使用了一组16个DCO ，每个实现为环形振荡器，其反相元件装有NAND门FCE，如以下幻灯片中的电路图所示。这样做是为了仅使用标准单元来实现整个设计。为此，整个数字PPL是完全合成的并自动放置和布线的设计。该PLL在其16纳米芯片上的频率范围为10 MHz至3.3 GHz。