基于FPGA的高速并行Viterbi译码器的设计与实现

摘 要： 针对319卷积编码，提出一种Viterbi译码器的FPGA实现方案。该方案兼顾了资源消耗和译码效率，通过有效的时钟和存储介质复用，实现了高速并行的译码功能，并利用Verilog语言在Xilinx ISE 6．2中进行了建模仿真和综合实现。

关键词： Viterbi译码 路径值 回溯

基于FPGA的高速并行Viterbi译码器的设计与实现.pdf