Xilinx的可控制阻抗匹配（DC/XCITE）技术和SI方案

如果在一个设计中存在过多的源端匹配电阻，对设计者来说是非常棘手的事情，同时也会大大增加系统(单板)的成本。xilinx在新一代spartan-3、virtex-ii、virtex-ii pro、virtex-4和virtex-5的fpga中都采用了可控制阻抗匹配技术(xcite—xilinx专利技术)。其特点是利用两个外部电阻(每个bank)通过内部阻抗等效电路在器件内部实现上百个i/o引脚的输出阻抗匹配。而且bank与bank之间的阻抗网络还可以级联，因此整个器件可以仅使用两个外接电阻即可实现整个器件的输出阻抗匹配。对于lvds的差分接口标准，通常需要在接收端口并联一个100ω的电阻。而在上述的器件(包括spartan-3e/3a)中，也可利用内部阻抗匹配技术来取代外部电阻。这些技术的特点如下。　　(1) 具有更好的信号完整性，减少了由于过孔(via)带来的不连续的传输线。　　(2) 简化了高速电路设计，特别是ddr等i/o引脚数较多的设计中可保证接口引脚之间信号的一致性。　　(3) 减小了pcb上的电阻数，大大降低了系统成本，如图1所示。
　　图1 xcite技术降低了系统设计成本　　(4)更好的emi特性。　　在xilinx的设计工具中可以使能或关闭内部的阻抗匹配网络(dci)。尽管dci技术可有效地改善信号完整性和降低pcb的设计成本，但采用了内部等效电阻后会造成器件功耗的提高，请设计者注意。xilinx的dci技术可支持lvds、lvdsext、lvcmos、lvttl、sstl、hstl、 gtl和gtlp。　　为了减少地弹因素对系统的影响，xilinx在其高端的器件(virtex-4和virtex-5)中运用如下技术，从而有效地改善信号完整性。　　1.引入了片内旁路电容，这些电容除了消除交调信号(crosstalk)对内部逻辑的影响之外，还可以保持电源电压的稳定。片内电容的使用可以进一步减小了引线电感，分布电感几乎为零。简化了板级设计和布线的难度，降低了设计成本。　　2.优化的电源和地线网络，如图2所示为virtex-5器件的某种封装的地线分布结构，环路的电感是与环路电流所流过的区域有直接的关系。图中所示的“棋盘格”结构，在保证了足够多的输入／输出引脚的情况下环路电感最小，每个“棋盘格”内至少有一个地线回路。
　　图2 virtex-5优化的引脚分布结构示意　　3.逻辑块(clb)支持差分结构，差分电路可有效地抑制共模干扰，尤其是emi干扰。因此在virtex-5的器件的逻辑阵列中，对类似于时钟的高速信号采用了差分总线的结构。　　以上这些措施使xilinx的fpga具有非常好的信号完整性。