自动反馈调节时钟恢复电路设计

0 引言
    信息技术的迅猛发展使得人们对数据传输交换的速度要求越来越高，因此，各种高速接口总线规范应运而生，从USBl．1到USB3．0，从PATA到SATA，从PCI总线到PCI—Express，其接口总线速度也由最初的Kbyte发展到现在的上G比特。在传统的并行总线中，为了划分字节，通常采用时钟与多位数据并行传输的方式，这在当时数据率相对比较低的情况下，可以达到很好的效果，然而，随着数据传输率的越来越高，这种并行传输的方式遇到了难以克服的困难。这是由于存在着时钟畸变和路径延时，使得到达接收端的数据位之间的数据与时钟之间难以对齐，这样，接收方就很难正确地接收数据。为此，在高速数据传输领域，串行总线越来越显露出它的优势来。高速串行总线多采用嵌入式时钟来获得上G的带宽，并通过接收方的时钟恢复电路从接收的数据里恢复出同步时钟，实际应用中，通常有两种方法：
    第一种是时钟数据恢复法，该方法是根据接收到的数据相位的变化来调整本地PLL或DLL电路的时钟输出相位，或根据本地时钟相位来调整接收到的数据的相位的方法来达到数据与时钟的同步，然后对数据进行l：1同步采样；
    第二种是过采样技术，这种方法是在接收端用一个高速的时钟对输入数据进行过采样，一般来说，这个高速时钟的频率是原发送端时钟的3倍以上，这样过采样后的数据经过后继的数据处理电路就可以去除冗余的比特，从而恢复出实际需要的比特信息。
    这两种方法各有优点和缺点，其中CDR方法由于不需要多倍于系统时钟的采样时钟，因而系统功耗比较小，数字电路逻辑比较简单，然而模拟模块设计复杂，数据同步所需时间比较长。相对于CDR来说，过采样技术数据恢复速度快，模拟电路设计简单，但是，数据后继处理电路相对复杂，功耗也较大。那么，有没有什么方法可以综合这两种方法的优点呢?本文提出了一种新的高速串行数据恢复方法。

1 系统设计
1．1 系统总体电路
    图1是一种新型高速串行数据恢复电路框图，此方法使用反馈通路来使本地时钟能快速锁定数据，该方法的抗干扰性尤其突出。

    由于发生系统和接收系统的系统时钟间存在着误差，再加上传输通路上介质以及接收器本身的影响，使得信号的跳变沿存在严重的抖动和偏移，这样，接收端就必然需要一个本地时钟和异步数据同步的过程，本文采用的方法就是把输入信号通过PLL锁定延时器件的时延特性，将数据分为三路，每一路比上一路延时四分之一个时钟周期，然后使此三路信号分别被本地时钟采样并比较，以从中得出中路信号与本地时钟相位之间的延时是超前还是滞后，之后再将超前滞后信息经过译码逻辑变为一串8比特的控制信号给延时逻辑来调整时延，最终使数据与本地时钟同步。
    [!--empirenews.page--]图1中的延时逻辑电路可将串行输入信号serial_in经过延时逻辑后，得到三路具有不同时延的输入信号；而采样比较电路则可对此三路信号分别用本地时钟进行采样，并通过比较三组数据来得出原输入信号与地时钟之间的相位关系；相位译码电路可将前面得到的信号与本地时钟的相位关系进行译码，并产生一个8比特的延时控制信号给延时逻辑电路，最后通过输出电路将锁定的ssl4信号和PLL电路参数的时钟同时输出。
    该电路设计没有用PLL来产生一个4倍于发送端时钟频率的高速时钟信号，而且此电路数据恢复速度快，数据即来即收，整个电路包括后继功能电路都采用同一个时钟，这使得系统电路设计十分简单、高效而且易于实现。
1．2 锁相环及延时逻辑电路
    一般的过采样时钟恢复设计都是用模拟锁相环来产生4倍于发送端系统时钟频率的高频时钟并以此来对数据进行过采样，这样功耗大不说，其模拟和相应的数字模块设计也比较复杂。而本文设计的反馈调节电路，利用的是锁相环里压控振荡器中的延时单元电路的延时能力，这既没有增加锁相环的设计难度，又简化了数字处理逻辑，而且降低了系统功耗，其锁相环及其压控振荡器的延时单元结构框图如图2和图3所示，图4为其延时逻辑电路，其中数据首先经过此延时逻辑电路后分为三路，再通过零延时逻辑电路、四分之一延时逻辑电路、二分之一延时逻辑电路得到三路相差四分之一延时的信号。其信号之间的延时关系如图5所示。

[!--empirenews.page--]1．3 采样比较电路
    采样比较电路的时钟可由锁相环提供，其输入为延时逻辑电路的输出ssll、ssl4、ssl2等三路信号(如图5所示)，时钟每隔一个周期对这三路信号采样一次并得到一组ss值，其中ss的值若为00l或110，则表示时钟相对于信号超前，此时超前指示信号early置高；若ss的值为011或100，则表示时钟相对于信号滞后，滞后指示信号delay置高；若ss的值为000或111，则表示时钟与信号同步。ss为010或101的情况则不会出现，在时钟的间隔周期内，early和delay标识都被置低。early和delay标识输出可给decoder模块进行后续处理。
1．4 相位译码电路
    相位译码电路的核心部件是一个3比特的计数器，其计数器初始值为4，每当检测到early信号为高时，计数器减一；当检测到delay信号为低时，计数器加一；其它情况，计数器保持不变。然后便可对此计数器进行译码以得到一组8比特的控制字作为延时单元逻辑的输出。此后，经过反馈后的延时逻辑单元输出的ssl4信号将快速与锁相环锁定，并把同步后的信号和时钟作为CDR的输出送给后继逻辑。

2 仿真分析
    作者对该电路的设计进行了仿真分析，结果显示，在计数器s的初始值为4时，经过两次early的调节后，s变为2，此时的信号和时钟达到同步。经过多次以不同输入数据及不同输入数据的延时仿真证明，本方案能在小于8个系统时钟内达到同步。

3 结束语
    本文提出了一个用于高速串行总线接口的时钟恢复电路，它采用改进的过采样技术，并配合已有的锁相环资源和反馈调节技术来实现信号与本地时钟的同步。该电路结构简单、面积小、功耗低，可用于USB2．0接口电路的设计中。芯片可采用中芯国际0．13纳米CMOS工艺投片生产。