低功耗流程设计可减少五成功耗

　　设计的复杂性、上市时间以及成本的压力需要EDA工具提供高

　　容量、高性能的数字集成设计能力以及高度的可预测性、可靠性验证。

　　这样一方面可以帮助客户实现更先进产品的设计，另一方面能够规避

　　产品设计的制造风险，缩短产品上市时间。

　　没有EDA工具的帮助，设计公司想做低功耗产品是很难的。用低

　　功耗的流程来做设计，产品至少可以减少50%的功耗。3年前我们把低

　　功耗的实践加以总结，正式形成了一套理论，把我们自己的工具各个

　　环节全部做在一起，整合起来，形成了一整套低功耗技术。同时我们

　　也与产业链、设计链的公司合作，把整个低功耗的一套方法和这些公

　　司交流，比如IP公司ARM和代工厂中芯国际，我们都与他们保持密切

　　合作。我们把业界的伙伴联合起来，一起来解决低功耗的问题，这是

　　一个产业化的模式。

　　低功耗是把我们整个工具的结构改变，而不是简单地加一项进去，

　　单纯加一项进去可能会改变时序，会影响它的功能。因此，芯片的功

　　能、时序、功耗这三个方面要一起考虑。而且功耗不是只在后端物理

　　实现的时候才考虑，在前端做功能性设计、结构性设计和逻辑性设计

　　的时候也要考虑。我们起步比较早，目前在一些比较先进的低功耗芯

　　片市场我们的份额非常高，大家都用Cadence的产品做一些比较先进

　　的低功耗芯片。

　　我们的工具之所以可以实现低功耗，是因为在做逻辑设计和物理

　　设计时，有关低功耗的功能就已经设计在工具里，逻辑集成、数据布

　　线、仿真等都有低功耗的特征在里面，这是一个趋势。我们在3年前

　　推出了CPF(通用功率格式)的最早版本，CPF是一种方法，我们把它应

　　用到工具里面。

　　Cadence Encounter最新的数字IC设计平台7.1版在Encounter 6.2

　　版的基础上增加了许多业内领先的功能，把客户从复杂设计的困扰

　　中解放出来，能够专注于他们的核心竞争力——设计创新之中。

　　此外，Cadence设计系统公司最近宣布推出C-to-Silicon Compiler

　　（编译器），这是一种高端综合产品，能够让设计师在创建和复

　　用系统级芯片IP的过程中，将生产力提高10倍。这种重要的新功能对

　　于开发新型SoC（系统级芯片）和系统级IP，用于消费电子、无线和

　　有线网络市场的公司尤其可贵。通过与合作伙伴开发相关产品证实，

　　C-to-Silicon Compiler可提高设计质量，减少设计时间。

　　针对半导体工艺技术不断提高，Cadence新工具能也能适应32纳

　　米设计，但后续工程如布线等要求不同，需要与Cadence后续工具结

　　合。同时为保证最好的性能，此款新工具最好能与Cadence其他工具

　　结合，因为Cadence进行了全盘优化，若与其他公司工具结合，可能

　　需要多花一些时间进行优化。

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