Cadence发布业界首款已通过产品流片验证的Xcelium并行仿真平台

楷登电子(美国 Cadence 公司)今日发布业界首款已通过产品流片的第三代并行仿真平台Xcelium™ 。基于多核并行运算技术，Xcelium™ 可以显著缩短片上系统(SoC)面市时间。较Cadence上一代仿真平台，Xcelium™ 单核版本性能平均可提高2倍，多核版本性能平均可提高5倍以上。Cadence Xcelium仿真平台已经在移动、图像、服务器、消费电子、物联网(IoT)和汽车等多个领域的早期用户中得到了成功应用，并通过产品流片验证。

“不论是ARM还是我们的合作伙伴，交付产品以达到客户预期的能力，不可避免的需要快速和严格的验证环节，”ARM公司技术服务产品部总经理Hobson Bullman说，“Xcelium并行仿真平台对于基于ARM的SoC设计，在门级仿真获得4倍的性能提升，在RTL仿真获得5倍的性能提升。基于这些结果，我们期待Xcelium可以帮助我们更快和更可靠的交付最复杂SOC，”

“针对智能汽车和工业物联网应用中复杂的28nm FD-SOI SoC和ASIC设计，快速和可扩展的仿真是满足严苛开发周期的关键!” 意法半导体公司CPU团队经理Francois Oswald说到，“我们使用Cadence Xcelium并行仿真平台，在串行模式DFT仿真中得到8倍的速度提升，所以数字和混合信号SoC验证团队选择Xcelium作为标准的仿真解决方案。”

Xcelium仿真平台具备以下优势，可以大幅加速系统开发：

● 多核仿真，优化运行时间，加快项目进度：第三代Xcelium仿真平台源于收购Rocketick公司带来的技术，是业内唯一正式发布的基于产品流片的并行仿真平台。利用Xcelium可显著缩短执行时间，在寄存器传输级(RTL)仿真可平均提速3倍，门级仿真可提高5倍，DFT仿真可提高 10倍，节约项目时间达数周至数月。

● 应用广泛：Xcelium仿真平台支持多种最新设计风格和IEEE标准，使工程师无需重新编码即可提升性能。

● 使用方便：Xcelium仿真平台的编译流程将设计与验证测试环境代码分配至最优引擎，并自动选取最优CPU内核数目，提高执行速度。

● 采用多项专利技术提高生产力(申请中)：优化整个SoC验证时间的新技术包括：为达到快速验证收敛的SystemVerilog Testbench覆盖率和多核并行编译。

“在设计开发高质量新产品时，验证通常是最耗费成本和时间的环节，”Cadence公司高级副总裁兼数字签核事业部和系统验证事业部总经理Anirudh Devgan博士表示。“Xcelium仿真平台、JasperGold® Apps、Palladium® Z1企业级仿真平台和Protium™ S1 FPGA原型验证平台共同构成了市场上最强大的验证产品套件，帮助工程师加快设计创新的步伐。”

全新Xcelium仿真平台是Cadence验证套件家族的新成员，继承Cadence的创新传统，并全面符合Cadence系统设计实现(SDE)战略，该战略的宗旨是帮助系统和半导体设计公司有效的开发更完整、更具竞争力的终端产品。该验证套件(Cadence Verification Suite)包含最先进的核心引擎技术，采用多种验证架构技术及解决方案，帮助客户优化设计质量，提高生产力，满足不同应用和垂直领域的验证需求。