台积电计划2013年初推出3D IC组装服务

台积电(TSMC)欧洲公司总裁 Maria Marced 透露，该公司计划在2013年初推出 3D IC 组装服务。这项技术最初在台积电内部被命名为COWOS，是‘chip on wafer on substrate’的缩写。
Marced表示，台积电花费了一年的时间来取得所需的实体设计工具和EDA的支援，以便让客户能运用其COWOS技术进行设计。

台积电正与赛灵思(Xilinx)等公司合作，使用的矽中介层(silicon interposer)来整合多颗晶粒。这些‘第一批’3D晶片客户可以依照自己的选择，决定是否继续和外部的封装夥伴合作。然而，当台积电开始提供 3DIC服务后，许多客户的3D组装作业便会在台积电内部完成。

一些行动应用处理器公司，包括高通(Qualcomm)和ST-Ericsson等，都对3D IC封装相当感兴趣，特别是在使用wide I/O DRAM部份，因为普遍预期这将能缓解频宽问题并降低能耗。

Marced表示，在一颗元件上整合多颗晶粒的概念，早已应用在过去针对行动应用的多晶片封装(MCP)记忆体中，但未来这种整合的晶片制造方法，很可能会改变逻辑积IC和SoC设计的性质。设计师将能运用截然不同的最佳化制程，并结合矽穿孔(TSV)等最新制造技术，开发出各种不同功能的晶片。台积电已率先针对3DIC堆叠开发了TSV技术。

Marced指出，未来毋须使用最先进的逻辑制程，就可望在应用处理器中整合大量的非挥发性记忆体或wide I/O DRAM。

“我们相信，有一种方法能够实现更好的性能，同时节省功耗和减小晶片尺寸，这就是先进封装技术，”Marced说。开发人员可以在采用28或20nm制程的应用处理器上，堆叠采用40nm技术的嵌入式快闪记忆体。

目前尚不清楚台积电是否准备组装来自不同供应商的晶粒，如将来自专业记忆体制造商的记忆体晶粒在其3DIC组装服务中进行整合。

3DIC技术将为晶片组装领域带来的变动，也可能让台积电在未来提供一些可应用在3D堆叠中的标准晶粒，并成为该公司IP产品系列的一部份。“确实有可能再发展一些IP，不过，我们对于可能会和客户产生冲突的部份都非常谨慎。我们的一贯立场，就是作为一家纯晶圆代工供应商，”Marced说。

编译： Joy Teng

(参考原文： TSMC plans 3-D IC assembly launch early in 2013，by Peter Clarke)