台积电发布即将风险量产的16nm工艺技术，采用FinFET
时间：2013-12-16 05:38:00
[导读]台积电（TSMC）在国际学会IEDM 2013上发布了将于2013年底之前开始少量生产（风险量产）的16nm工艺技术（演讲编号：9.1）。该技术主要用于移动终端及计算终端使用的SoC（System on a Chip），这是该公司首次采用立体晶
台积电（TSMC）在国际学会IEDM 2013上发布了将于2013年底之前开始少量生产（风险量产）的16nm工艺技术（演讲编号：9.1）。该技术主要用于移动终端及计算终端使用的SoC（System on a Chip），这是该公司首次采用立体晶体管（FinFET）。与28nm工艺（高介电率栅极绝缘膜/金属栅极版）相比，晶体管集成密度提高1倍，晶体管工作速度可提高35％，并且功耗可降低55％。
台积电目前正在实施20nm工艺（20SOC）的风险量产，接着还将于最近启动16nm工艺的风险量产。16nm工艺方面，台积电已试制完成配备SRAM、环形振荡器，以及ARM处理器内核“Cortex-A57”的测试芯片。在此次演讲中，台积电公开了工艺技术、晶体管特性及SRAM的试制结果等。
晶体管性能提高 （点击放大）
16nm工艺技术的概要 （点击放大）
16nm工艺在沿袭20nm工艺的金属布线技术（BEOL）的同时，采用以FinFET替换平面晶体管的构造。在FinFET上组合与28nm工艺相同的栅极替换方式的高介电率栅极绝缘膜及金属栅极。采用7层Cu/low-k布线，第一层金属布线的半间距为32nm。鳍片间距为48nm，栅极长度有30nm、34nm、50nm三种。第一金属布线的图形化采用二次图形曝光技术，鳍片的形成采用间距分割技术。
7层金属布线 （点击放大）
SRAM的特性 （点击放大）
试制完成的低漏电版晶体管（栅极长度为34nm）的导通电流方面，在电源电压为0.75V、截止泄漏电流为30pA/μm的条件下，nMOS为520μA/μm，pMOS为525μA/μm。短沟道特性良好，DIBL（漏致势垒降低）不到30mV/V。而且，采用新工艺试制的晶体管对特性偏差具有较强耐受性，在偏差指标AVt值方面，与28nm工艺相比，nMOS改善36％，pMOS改善24％。
此外还试制了128Mbit SRAM，已证实具有较高的成品率，可正常工作。每个晶体管仅用1个鳍片的高密度版SRAM在单元面积为0.7μm2、电源电压为0.6V的条件下确保了120mV的SNM（静态噪声容限）。SRAM的最小驱动电压比使用平面晶体管时降低了220mV。论文中没有给出试制完成的SRAM芯片的照片，仅在演讲时通过幻灯资料公开。（记者：大下 淳一，日经BP半导体调查）
台积电目前正在实施20nm工艺（20SOC）的风险量产，接着还将于最近启动16nm工艺的风险量产。16nm工艺方面，台积电已试制完成配备SRAM、环形振荡器，以及ARM处理器内核“Cortex-A57”的测试芯片。在此次演讲中，台积电公开了工艺技术、晶体管特性及SRAM的试制结果等。
晶体管性能提高 （点击放大）
16nm工艺技术的概要 （点击放大）
16nm工艺在沿袭20nm工艺的金属布线技术（BEOL）的同时，采用以FinFET替换平面晶体管的构造。在FinFET上组合与28nm工艺相同的栅极替换方式的高介电率栅极绝缘膜及金属栅极。采用7层Cu/low-k布线，第一层金属布线的半间距为32nm。鳍片间距为48nm，栅极长度有30nm、34nm、50nm三种。第一金属布线的图形化采用二次图形曝光技术，鳍片的形成采用间距分割技术。
7层金属布线 （点击放大）
SRAM的特性 （点击放大）
试制完成的低漏电版晶体管（栅极长度为34nm）的导通电流方面，在电源电压为0.75V、截止泄漏电流为30pA/μm的条件下，nMOS为520μA/μm，pMOS为525μA/μm。短沟道特性良好，DIBL（漏致势垒降低）不到30mV/V。而且，采用新工艺试制的晶体管对特性偏差具有较强耐受性，在偏差指标AVt值方面，与28nm工艺相比，nMOS改善36％，pMOS改善24％。
此外还试制了128Mbit SRAM，已证实具有较高的成品率，可正常工作。每个晶体管仅用1个鳍片的高密度版SRAM在单元面积为0.7μm2、电源电压为0.6V的条件下确保了120mV的SNM（静态噪声容限）。SRAM的最小驱动电压比使用平面晶体管时降低了220mV。论文中没有给出试制完成的SRAM芯片的照片，仅在演讲时通过幻灯资料公开。（记者：大下 淳一，日经BP半导体调查）
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