联华电子和SuVolta共同开发28nm工艺技术
时间：2013-07-26 05:34:00
[导读]台湾联华电子（UMC）和美国SuVolta于2013年7月23日宣布，将共同开发28nm CMOS工艺技术（英文发布资料）。将把SuVolta独自开发的工艺技术“Deeply Depleted Channel（DDC）”嵌入到联华电子基于28nm高介电率（high-k）
台湾联华电子（UMC）和美国SuVolta于2013年7月23日宣布，将共同开发28nm CMOS工艺技术（英文发布资料）。将把SuVolta独自开发的工艺技术“Deeply Depleted Channel（DDC）”嵌入到联华电子基于28nm高介电率（high-k）绝缘膜/金属栅极（HKMG）的HPM（High Performance Mobile）工艺技术。这样便有望削减泄漏电流并改善SRAM的低电压工作。
两公司共同开发的工艺技术可提供以下两套选择方案。一是对芯片上的所有晶体管使用DDC技术，将单位功耗的性能提高至极限的“DDC PowerShrink low-power platform”。另一个是在运用已有设计数据的同时，只对部分晶体管使用DDC技术的“DDC DesignBoost transistor swap”。后者设想仅对泄漏电流特别大的晶体管以及SRAM部的晶体管使用该技术。
DDC技术通过将晶体管栅极绝缘膜正下方的沟道层改为无杂质的不掺杂层来避免由杂质分布的波动造成的阈值电压偏差。这样便可实现低电压工作（参阅本站报道）。SuVolta以前曾与富士通半导体共同开发过使用该技术的工艺。
SuVolta在此次发表的同时还宣布，已通过英国ARM的处理器内核实际验证了DDC技术的效果（英文发布资料）。利用基于DDC技术的65nm工艺制造ARM内核“Cortex-M0”时，将以往65nm工艺为1.2V的驱动电压降到了最小0.9V，在工作频率相同的条件下可使功耗减半。（记者：大下 淳一，日经BP半导体调查）
两公司共同开发的工艺技术可提供以下两套选择方案。一是对芯片上的所有晶体管使用DDC技术，将单位功耗的性能提高至极限的“DDC PowerShrink low-power platform”。另一个是在运用已有设计数据的同时，只对部分晶体管使用DDC技术的“DDC DesignBoost transistor swap”。后者设想仅对泄漏电流特别大的晶体管以及SRAM部的晶体管使用该技术。
DDC技术通过将晶体管栅极绝缘膜正下方的沟道层改为无杂质的不掺杂层来避免由杂质分布的波动造成的阈值电压偏差。这样便可实现低电压工作（参阅本站报道）。SuVolta以前曾与富士通半导体共同开发过使用该技术的工艺。
SuVolta在此次发表的同时还宣布，已通过英国ARM的处理器内核实际验证了DDC技术的效果（英文发布资料）。利用基于DDC技术的65nm工艺制造ARM内核“Cortex-M0”时，将以往65nm工艺为1.2V的驱动电压降到了最小0.9V，在工作频率相同的条件下可使功耗减半。（记者：大下 淳一，日经BP半导体调查）
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