联电采用益华DFM Signoff设计流程
时间：2013-07-24 17:33:00
[导读]益华宣布经过广泛的基准测试后，联华电子已经采用Cadence设计中(In-design)与signoff DFM(Design-for-manufacturing)流程，执行28奈米(nm)制程设计的实体signoff与电子变异性最佳化。这个流程解决随机与系统良率问题
益华宣布经过广泛的基准测试后，联华电子已经采用Cadence设计中(In-design)与signoff DFM(Design-for-manufacturing)流程，执行28奈米(nm)制程设计的实体signoff与电子变异性最佳化。这个流程解决随机与系统良率问题，为客户提供另一个通过晶圆厂验证的28奈米制程设计流程。这些新流程是与联华电子合作开发的，融合DFM预防、分析和signoff功能，包括Cadence Litho Physical Analyzer (LPA)、Cadence Pattern Analysis、Cadence Litho Electrical Analyzer(LEA)和Cadence Chemical-Mechanical Polishing Predictor(CCP)技术。
益华晶片实现事业群晶片Signoff与验证副总裁Anirudh Devgan表示，在先进制程，试产之前预防可能的DFM热点与良率限制因素是非常重要的，才能够实现一次就成功(first-silicon success)与最高晶片良率。益华与联电紧密合作，不断地投资于能够强化益华sign-off技术，例如为现在与未来制程提供具备DFM意识的设计实现流程。
在28奈米和以下制程，精准地预测和自动修正DFM「热点」以缩短达成高良率目标所需的时间(Time-to-yield)非常关键。联电加入Cadence DFM解决方案上进行标准化的阵容，大幅提高客户的生产力与良率。DFM signoff技术紧密地整合到Encounter数位与Cadence Virtuoso客制/类比设计实现与sign-off解决方案中。这套解决方案为客户提供「一次设计即正确(correct-by-design)」的功能，建立微影、CMP和布局依赖效应之实体与参数影响的模型并加以分析，然后使设计实现最佳化，以纾解设计上的实体与电子变异，让使用者能够达到自己的量产前置时间(Time-to-volume)目标。
益华网址：www.cadence.com
益华晶片实现事业群晶片Signoff与验证副总裁Anirudh Devgan表示，在先进制程，试产之前预防可能的DFM热点与良率限制因素是非常重要的，才能够实现一次就成功(first-silicon success)与最高晶片良率。益华与联电紧密合作，不断地投资于能够强化益华sign-off技术，例如为现在与未来制程提供具备DFM意识的设计实现流程。
在28奈米和以下制程，精准地预测和自动修正DFM「热点」以缩短达成高良率目标所需的时间(Time-to-yield)非常关键。联电加入Cadence DFM解决方案上进行标准化的阵容，大幅提高客户的生产力与良率。DFM signoff技术紧密地整合到Encounter数位与Cadence Virtuoso客制/类比设计实现与sign-off解决方案中。这套解决方案为客户提供「一次设计即正确(correct-by-design)」的功能，建立微影、CMP和布局依赖效应之实体与参数影响的模型并加以分析，然后使设计实现最佳化，以纾解设计上的实体与电子变异，让使用者能够达到自己的量产前置时间(Time-to-volume)目标。
益华网址：www.cadence.com
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