益华电脑3D-IC技术通过台积电CoWoS参考流程验证

益华电脑(Cadence Design Systems)宣布，晶圆代工大厂台积电(TSMC)透过开发 CoWoS 测试载具，包含SoC与 Cadence Wide I/O记忆体控制器和实体层IP，已经验证 Cadence 3D-IC 技术适用于其 CoWoS (chip-on-wafer-on-substrate)参考流程。这是晶圆厂市场区隔中第一个晶片验证的参考流程，能够实现多重晶粒整合，并且具备台积电CoWo?与Cadence 3D-IC技术，使 3D-IC 设计成为电子公司具体可行的选项。
3D-IC 解决方案中的验证技术涵盖Cadence Encounter RTL-to-signoff与 Virtuoso 客制/类比平台；也包含Cadence系统级封装产品，还有最近并购的Sigrity 功率察觉(Power aware)晶片/封装/电路板讯号完整性解决方案，帮助工程师们克服从规划到设计实现、测试、分析与验证等的晶粒堆叠与矽载体的挑战。

现在，Cadence Encounter Digital Implementation (EDI)系统、QRC萃取与Cadence实体验证系统中，已经自动支援能够简化凸块配置的台积电独家CoWoS复合凸块单元。CoWoS参考流程拥有CoWoS设计套件的支援，还有台积电测试载具的晶片验证结果。台积电选用Cadence益华电脑高频宽、低功耗Wide I/O控制器与实体设计IP解决方案，运用CoWoS技术将SoC连结到Wide I/O DRAM，记忆体介面具备每秒超过100Gbit的巅峰资料传输率。

3D-IC技术为开发当代复杂设计的工程师们提供许多关键优势，包括更高效能、更低耗电与更小的体积。台积电的CoWoS是完善整合的制程技术，将众多晶片黏接到单一装置以减少耗电和体积，同时提供系统效能。

Cadence益华电脑3D-IC技术让众多晶片能够在数位、客制与封装环境中协同设计，在晶片与矽载体上实现矽穿孔(through-silicon vias，TSVs)，而且支援微凸块对准、配置、绕线、测试设计以及从系统观点的分析和验证。Wide I/O控制器和实体证明了3D-IC技术在建置记忆体子系统方面的优势，实现更高的记忆体频宽，而且大幅减少作业耗电。