台积电推20奈米及3D IC设计参考流程

台积电日前(10/9)宣布，推出支援20奈米制程与CoWoS（Chip on Wafer on Substrate）技术的设计参考流程，展现了该公司在开放创新平台（Open Innovation Platform, OIP）架构中支援20奈米与CoWoS技术的设计环境已准备就绪。

台积电20奈米参考流程采用现行经过验证的设计流程协助客户实现双重曝影技术（Double Patterning Technology, DPT），藉由DPT所需知识的布局与配线（Place and Route）、时序（Timing）、实体验证（Physical Verification）及可制造性设计（Design for Manufacturing, DFM），EDA厂商通过验证的设计工具就能够支援台积电的20奈米制程，有助于降低设计的复杂度并且提供必要的准确性。

通过矽晶片验证的CoWoS参考流程则能够整合多晶片以支援高频宽与低功耗应用，加速3D IC设计产品的上市时间，晶片设计业者亦受惠于能够使用EDA厂商现有的成熟设计工具进行设计。

台积电表示，20奈米参考流程实现双重曝影的要素包括预先分色（pre-coloring）能力、新的电阻电容撷取（RC Extraction）方法、双重曝影技术签核（Sign Off）、实体验证、以及可制造性设计。此外，台积公司与设计生态环境伙伴提供与双重曝影技术相容的20奈米矽智财设计，加速客户采用20奈米制程。

至于新的CoWoS参考流程仅对现行设计方法做最小的改变，使得3D IC的转换能够顺利进行。该流程涵盖了从金属凸块、金属垫、中介层到C4凸块之间进行布局与绕线时的管理；创新的凸块组合结构；针对晶片之间高速连结所需的准确撷取与信号一致性分析；从晶片到封装到系统的热分析（Thermal Analysis）；以及晶片级（Die-level）与堆叠级（Stacking-level）测试所需的整合式三维积体电路测试方法。

台积电强调，客制化设计参考流程能够实现20奈米客制化布局之双重曝影，提供20奈米制程所需的解决方案，包括与模拟器的直接连结以验证电压相关的设计法则检查（ Voltage-dependent DRC）、整合布局依赖效应（LDE）解决方案、以及高介电金属闸极（HKMG）技术的处理。

射频参考设计套件则提供全新的高频设计准则，包括60GHz射频模型支援、以及高效能的电磁特性撷取（Electromagnetic Characterization），透过60GHz从前端至后端实作流程的范例与整合被动元件（Integrated Passive Device, IPD）的支援来协助客户实现设计能力。