续居领先地位，台积电推20纳米制程

台积电(2330)持续在先进制程居于领先地位，今(9)日宣布领先业界，推出支持20纳米制程与CoWoS（Chip on Wafer on Substrate）技术的设计参考流程，展现该公司在开放创新平台（Open Innovation Platform,OIP）架构中，支持20纳米与CoWoS技术的设计环境已准备就绪。

台积公司20纳米参考流程，采用现行经过验证的设计流程协助客户实现双重曝影技术（Double Patterning Technology, DPT），藉由双重曝影技术所需知识的布局与配线（Place and Route）、时序（Timing）、实体验证（Physical Verification）及可制造性设计（Design for Manufacturing, DFM），电子设计自动化（EDA）领导厂商通过验证的设计工具能够支持台积公司20纳米制程；通过矽芯片验证的CoWoS参考流程，则能够集成多芯片以支持高带宽与低功耗应用，加速三维集成电路（3D IC）设计产品的上市时间，芯片设计业者亦受惠于能使用电子设计自动化厂商现有的成熟设计工具进行设计。
台积电董事长张忠谋于今年7月时第二季法说会中即表示，将巩固该公司在技术制程的领先地位，预计在第四季可开始试产20纳米制程、并提供给客户设计；由于台积电持续积极发展先进制程，外资法人预计台积电明年资本支出将超越100亿美元创新高，明、后年起20纳米正式量产，预计将成为带动台积电业绩持续攀高的动能。