台积电举办技术研讨会，介绍TSV及蚀刻的最新状况

台积电（TSMC）于2011年11月28日举行“TSMC 2011 Japan Technology Symposium”，同时还举行了新闻发布会。会上该公司研究发展副总经理兼首席技术官孙元成（Jack Sun）对技术开发状况作了介绍（参阅本站报道）。孙元成花较多时间介绍了该公司封装工序（后工序）。工艺开发仍保持2年推进1代的速度，但目前正为EUV曝光处理量提高缓慢和曝光成本上升等问题所困扰。

关于后工序，尤其是硅（Si）中介层和TSV（through Silicon via），将按照以下顺序推进实用化。首先，使用硅中介层平面配置多枚同类芯片的同质2D预定于2012年投产。其次，平面配置多枚异种芯片的异质2D估计将于2013～2014年投产。异质2D较晚投产的原因，孙元成举出了要确认多种芯片全部是KGD（known good die）、评测技术比同质2D更难等理由。另外，立体配置异类芯片的3D工艺则有望于2014年以后开始生产。2D工艺是在未配备晶体管的硅中介层上形成TSV，而3D工艺则是在配备晶体管的芯片上设置TSV。因此，性能模拟、评测及成品率改善等会更难。另外，3D工艺设想在逻辑IC上层叠存储器时，要使逻辑IC产生的热量通过存储器扩散，据称要实现这一点所需的技术水平很高。

工艺开发情况方面，移动设备用28nm“CLN28HPM”技术已开发完成，并已于2011年第三季度开始了试产。20nm技术方面，预定2012年第三季度开始试产高性能“CLN20G”、2013年1月试产低功耗“CLN20SoC”。20nm技术的闸密度是28nm技术的2倍，金属布线间距为64nm。为此将引进五项新技术：与二维图案（DP）相结合的ArF液浸曝光；第5代应变硅；第2代HKMG（高介电常数栅极绝缘膜与金属栅极电极的结合）；局部布线及第2代低电阻Cu布线。14nm以后工艺仍将坚持2年推进1代的发展速度。从14nm工艺开始引进Fin型FET。

蚀刻技术方面，28nm工艺为ArF液浸曝光，20nm工艺将引进DP-ArF液浸曝光。对于之后的14nm目前正在开发EUV曝光和MEBDW（电子束直描），但吞吐量还都过低。目前，EUV曝光的处理量不足5片/小时，MEBDW不足1片/小时，还远远低于100片/小时的目标。鉴于这种情况，此次孙元成谈到了设法延长ArF液浸曝光使用寿命的设想。具体做法是，因利用四维图形（QP）等成本过高，因此将对DP加以改进，使其支持14nm。关于EUV曝光和MEBDW何时用于14nm量产线，孙元成表示“很难回答”。（记者：长广 恭明，Tech-On！）