SuVolta将LSI功耗减少一半，用于28nm工艺high-k及金属栅极工艺

左为美国SuVolta公司总裁兼首席执行官Bruce McWilliams，右为该公司高级市场副总裁兼业务开发经理Jeff Lewis（点击放大）

可用于28nm工艺high-k及金属栅极工艺（点击放大）
美国SuVolta公司表示，LSI工作速度不减而功耗降至1/2的低功耗CMOS技术“PowerShrink”还能用于28nm工艺high-k及金属栅极工艺。该公司认为“20nm工艺以后也可使用”（该公司总裁兼首席执行官Bruce McWilliams）。

SuVolta以使用体硅基板的平面型CMOS工艺形成的名为“Deeply Depleted Channel（DDC）”的晶体管技术来降低功耗。具体方法是，通过将栅极氧化膜正下方的通道层改成没有杂质的无掺杂层，来避免杂质分布波动造成的阈值电压偏差。但由于采用这种构造很难控制阈值电压，所以估计是在无掺杂层之下形成了用以控制阈值电压的多层杂质层。

采用该技术的首款产品是富士通半导体将于2012年下半年推出的65nm工艺产品（参阅本站报道）。不过，到2012年，65nm工艺芯片已经不能称之为尖端产品了。

对此，SuVolta表示将此次的技术“应用到更尖端的工艺中，获得的效果会更大”（McWilliams）。例如，在28nm工艺中，通道杂质波动造成的阈值电压偏差将比65nm工艺更为严重。如果利用此次的技术抑制阈值电压偏差，再施行合适的电路设计，“还有望将功耗降至1/3～1/4”（McWilliams）。

将此次的技术应用于28nm工艺high-k及金属栅极工艺中时，可以将体硅元器件的阈值电压偏差抑制到与完全耗尽型SOI元器件和FinFET相同的水平。另外，SuVolta没有公布28nm工艺技术的合作硅代工厂商名称以及28nm工艺产品的产品化时间。（记者：木村 雅秀）