芯片制造商：晶圆烘焙技术将达到瓶颈

据已从AMD经剥离的GLOBALFOUNDRIES公司称，晶圆烘焙技术即将遇到瓶颈，但是他们已经为此做好了准备。该公司还表示，他们对待芯片材料最近进展的方法要优于Intel，并且将被后者的竞争对手台积电所使用。

晶圆展示
近日，GLOBALFOUNDRIES在首次Global Technology Conference年度大会上与来自全球各地的数百位芯片设计者分享了他们的计划，并且解释了GLOBALFOUNDRIES为什么是一家值得信赖的芯片制造商。
芯片制造者即将遇到一个瓶颈，那就是对于现有光刻技术来说，光波太长儿无法继续有效地进行微缩以制造出体积更小的晶体管。当然，这有些过于简单，但是你不得不考虑到。
GLOBALFOUNDRIES技术和研发高级副总裁Gregg Bartlett向参会者表示，目前的高端技术--也就是193纳米浸入光刻技术，被引入45纳米节点--正在接近其极限。他说："现在实际上我们正处于波长区间变化的末端。"
概括地说，目前有两种浸入光刻技术，单图案微影和双图案微影。双图案微影可以制造出体积更小的芯片，但是不仅复杂，而且昂贵。Bartlett表示："双图案微影浸入光刻技术未来将被用于20纳米技术节点中。"但是尤其复杂性和成本方面的挑战，涉及的费用"实际上降低了它作为一项可选光刻技术的吸引力"。
据Bartlett称，目前有几个可供选择的替代方案："我们知道目前需要一些突破性的创新来推动这个技术路线图的继续向前延伸。目前已经有了一些选择，例如MULTI-E-BEAM直接写入、超紫外线光刻甚至是纳米压印技术。"
EUV
GLOBALFOUNDRIES将赌注压在了超紫外线光刻技术（即EUV）上。 Bartlett表示："我们确实将EUV放在了我们的技术路线图中。"
不过这并不是简单地将这些双图案微影系统从晶圆中剥离出来，然后用EUV组件将其替代。Bartlett表示："EUV并非没有挑战。"其中，无缺陷的掩膜就是一个重大难题，另外还有线边缘粗糙度以及能耗等。
Bartlett指出，掩膜和线边缘粗糙度的问题正在改善中，但尽管"过去十几年中已经有了几个数量级的改善"，但其能耗和吞吐量还没有达到他所谓的"交叉点"上。不过，他的确表示了对进展速度的满意。
另外一个就是总拥有成本的问题。EUV的固定成本仍然是单图案微影的两倍。在化学和掩膜成本等方面，EUV的成本效率要高于双图案微影。
但是谈到EUV具有需要双图案微影的明显优势时，Bartlett表示："因为你可以使用EUV，它实际上提供了一个削减成本的机会。"
他表示，在过去十几年中，GLOBALFOUNDRIES（作为AMD的一个分公司）已经在EUV开发上取得了重要的进展。例如在2008年GLOBALFOUNDRIES成功实现了首个在45纳米测试芯片上的全场EUV图案，并且从位于德国Dresden的制造工厂出货了60多个EUV掩膜，并且在解决线边缘粗糙度问题方面"继续领先"。
GLOBALFOUNDRIES计划2012年在其位于纽约Saratoga County的Fab 8工程开发他们首个基于EUV的生产设备。Bartlett表示，EUV光刻晶圆的批量生产预计在2014年～2015年之间。
晶体管栅氧化层
然而，光刻并不是不断缩小的制程工艺技术面临的唯一难题。另外还有一个事实，那就是芯片元素变得越来越小，目前晶体管栅氧化层泄漏也变成一个芯片性能的一个致命问题。
这里有一个解决方案，那就是在做晶体管栅氧化层的使用非传统多晶硅的材料。Intel在这方面保持着领先位地，它在2008年11月向其45nm Penryn产品线中引入了高-K金属栅极技术。
但是得到高-K金属栅极芯片的低漏电优点并不只有一种方法。Bartlett表示，GLOBALFOUNDRIES所使用的高-K金属栅极与Intel使用的、台积电即将引入的技术是有明显区别的。
究其根源，区别在于GLOBALFOUNDRIES采用的"Gate First"制程工艺，而Intel和台积电使用的是"Gate Last"。
Gate First和Gate Last
关于这两种方法哪一种更好的讨论一直没有终止，但实际上这个争论已经归结到Gate First要更适合于传统的多晶硅栅极，也就是更有利于现有的芯片设计，可以说具有更高可靠性。
Gate Last的支持者认为，这种方法更复杂，但因为它不会让栅极材料暴露在高温之下，因此设计者有更多的材料选择，从而可以更好地进行优化。Intel也声称，Gate Last技术有助于硅芯片的增强。
另一方面，Bartlett则大赞Gate First HKMG技术的好处。他认为，一个主要的优点就是Gate First技术不仅可以为芯片提供可媲美Gate Last芯片的性能，而且其模片的面积更小。当然，模片越小，每个晶圆的芯片产量就越高，因此每个芯片的成本就更低。
更重要的是，Gate First设计并不要求大规模的重设计项目，因此制程工艺与现有多晶硅栅极芯片是类似的。
Bartlett表示："Gate First技术可实现一个更灵活更传统的设计类型，不需要在我们的用户基础上强制采用新材料和新设计类型。而引入高-K金属栅极可能存在技术风险，尝试让用户完全该表设计产品并不是正确的做法。"
Bartlett向参会者表示："对于高-K栅极来说，实施Gate First的关键点在于保持相同的灵活性。"
据Bartlete称，节省的费用不是一笔小数目。"那么它将如何在市场中呈现呢？答案就是，它将会在你的财务报表中体现出来。"他说，部署 Gate Last技术可以在一个为期4年的产品周期中节约5亿美元，GlobalFoundies的Gate First技术可以为用户节约7500万美元，用更少的晶圆就可以生产出相同数量的芯片。
当然Intel也是GlobalFoundies的用户，因此第三方Gate First工厂用户所能获得的成本节约并不是主要的动力。节约成本固然是好事，但是Intel已经制订了利用其Gate Last技术调节和优化芯片制造的计划，而不是为了取悦用户。
然而，半导体制造商台积电是GLOBALFOUNDRIES的一个直接竞争对手。Bartlett显得很自信："我们的 28纳米解决方案提供了优于目前市场中Gate Last的特点。首先是其面积减少10%～20%，因此成本相应降低，解决性能和能耗问题。"
GLOBALFOUNDRIES的28纳米、Gate First技术即将问世。Bartlett表示："28纳米的第一版将从今年第四季度开始进行试生产，我们预测这将成为一项行业领先的技术--不仅从性能和模片面积的改善来看，还有JDA生态系统全球产量的帮助。"
Bartlett还提到了28nm之后的下一个步骤："我们的20nm正在研发过程中。这是一个全节点的微缩，我们已经开始在Fab 1晶圆工厂开始制造测试芯片，我们正在与早期采用进行深入合作，并提供设计工具包。"[!--empirenews.page--]
GLOBALFOUNDRIES的策略是否可以从台积电或者其他半导体制造商那里抢来业务仍然有待观察。但是如果制程可靠性和如期生产可以实现Barlett的财务预测，那么这家公司将迎接一个光明的未来。