思源ProtoLink可将FPGA原型板调试时间缩短一半

ProtoLink的诞生

对于大型SoC的系统级验证而言，FPGA原型板是高性价比的快速验证平台。思源科技股份有限公司(SpringSoft)资深处长茅华指出：“当需要对大型SoC做软硬件协同验证时，你可以选择服务器或工作站平台进行模拟验证，但这种方式的缺点是太慢。你也可选择购买商业级仿真器进行协同验证，但这种方式的缺点是太贵。对大多数用户而言，最理想的高性价比验证平台就是FPGA原型板。”

原型板尽管由于速度快和成本低廉，已被广泛运用来验证关键SoC设计模块或整套系统是否正确运作。不过，FPGA原型板向来设置不易，且缺乏设计能见度，因此在研发过程中，FPGA板配置工作经常延误，或局限于使用在开发阶段的后期。

此外，市场上现有的FPGA原型板调试解决方案不能满足设计比较复杂的SoC调试需要。例如，茅华说：“为了调试其大型FPGA，Xilinx推出了一款名为ChipScope的调试工具，但它只能用于调试比较简单的设计，原因在于这款工具利用FPGA内部一部分存储器资源来存储内部验证信息，随着当今客户设计占据的FPGA空间越来越大，FPGA内部已不可能拿出足够多的存储器资源来存储足够多的验证信息。”

为了解决当前FPGA原型板调试市场上存在的这一问题，SpringSoft 最近发布了一款新工具ProtoLink Probe Visualizer，这款产品可以将FPGA中SoC设计的数千个信号储存几百万个频率周期，从而能够大幅提升实时设计能见度。此外，ProtoLink Probe Visualizer还可以搭配领先业界的Verdi HDL侦错平台，这不仅能够缩短预制或定制设计原型板的验证时间，而且还能够提高FPGA原型板的投资回报率而将其运用在系统级芯片(SoC)设计的早期检验阶段。

高管引言

茅华指出：“对SoC客户而言，ProtoLink Probe Visualizer一个很大的优势就是允许他们在FPGA原型板上进行早期调试。在传统的FPGA原型板调试流程中，客户不仅只能看到有限频率周期内的十几个信号，而且每发出一个ECO到RTL设计中去增加检测信号或做其它修改时，周转时间需要一天，迫使客户只能在SoC设计后期才能做FPGA原型板验证。而有了Probe Visualizer工具之后，客户不仅可同时在几百万个频率周期上看1千个信号，而且可将信号的RTL级与门级对应起来，这使得一个ECO所需的周转时间只需半小时就够了，从而允许客户在SoC设计早期就可进行FPGA原型板验证，大大加快SoC设计周期。”

ProtoLink Probe Visualizer能够通过迅速的探针ECO(probe ECO)流程，轻松地新增/改变信号，同时运用SpringSoft的Verdi自动化侦错系统，加速RTL级的设计侦错操作，解决了上述窘境。

“随着FPGA的容量与效能益趋庞大且出色，越来越多的企业转用FPGA原型方法进行系统层验证工作。然而，设计复杂性与侦错能力仍是妨碍原型配置的关键因素。”SpringSoft验证技术与产品事业群副总经理许有进博士表示：“ProtoLink Probe Visualizer减轻原型研发人员与SoC 团队沉重的验证负担。这款产品使用以软件为基础的直觉式方法，达到高水平的设计能见度；从早期RTL设计时间到最后的设计实现阶段，协助您更轻松地进行原型板侦错工作。”

台湾工业技术研究院资通所吴文庆组长表示：“考虑到多核处理器SoC设计的复杂性，由于设计能见度不佳、侦错周期冗长且需要不断地重复工作才能够变更探测信号(probe)，成本所费不赀，因此采用传统FPGA原型板侦错流程是不符实际的作法。ProtoLink Probe让我们能够运用更灵活的FPGA验证方法，并且在原型板上使用Verdi调试程序。初步成果让我们信心大增，期待能够将这种实时能见度以及更迅速的侦错优势，运用在更多系统原型上。”

能见度更高、侦错更迅速

Probe Visualizer 协助用户增加探测信号的数量，从数十个增加至数千个，能储存探测信号数据长达数百万的频率周期，并且只需几分钟时间即可新增或变更探测信号，不需要重复进行冗长的设置流程。您也可依据需求配置SpringSoft的Siloti能见度自动增强系统，决定需要观测的最小信号组数量，达到最佳的设计能见度。探测信号数据会储存并上传至SpringSoft的 Fast Signal Database(FSDB)中，供侦错工作使用。

Probe Visualizer 与SpringSoft Verdi HDL 侦错平台密切整合，只需一次设计编译操作，即可使用Verdi系统的进阶具体化与自动追踪功能。工程师可以跨多个 FPGA 检视波形，进而分析设计行为，并且在他们最熟悉的RTL代码环境中找出错误的原因；与传统方法相比较，侦错时间大幅缩短一半。在需要时，只要由Verdi环境将额外的探测信号拖曳至Probe Visualizer即可快速看到结果。由于可使用Probe Visualizer 通过整合式版本管理系统来追踪探测ECO，因此在侦错过程中，也能够依照需求迅速追溯至特定的版本。

功能齐备，操作便捷

Probe Visualizer 可在一般工程工作站上执行，其中整合了软件、硬件以及特定 IP，来执行 FPGA 设置操作、探测信号调校与接口工作。软件能够将预先分块（partition）的 FPGA 设置流程自动化，并且在每一个FPGA内植入小型soft IP 区块，以萃取预先选定的探测信号。而硬件接口套件提供一切工作所需，将执行 Probe Visualizer 软件的工作站链接至原型板。其中包括定制的 ProtoLink 适配卡，可连结至 FPGA 原型板上常见的J连接器或Mictor 连接器；以及将适配卡链接至工作站的高速光纤信道。适配卡具备内建探测信号内存 (Probe Memory)，可储存所有探测数据，绝不占用 FPGA 资源。

补充阅读：日本VDEC采用SpringSoft VERDI侦错软件

日本VLSI设计教育中心(VDEC)将提供SpringSoft的Verdi自动化侦错系统给日本的国立大学、公立大学、私立大学与学院，作为教育用途。VDEC是VLSI(超大规模集成电路)技术教育中心，以提升日本半导体产业VLSI设计教育及支持VLSI芯片制造为宗旨。

VDEC在2010年4月经过审慎评估之后，选择了Verdi侦错系统。主要决策关键在于SpringSoft屡获嘉奖的侦错系统具备高效能、使用方便且为业界广泛采用。VDEC将部署Verdi系统的侦错自动化与分析功能，以提升该机构的研发效率。Verdi软件将成为VDEC数字电路设计的标准侦错平台，并且运用于EDA技术课程、大学的研究与实习，以及VDEC实验室举办的教育训练课程。[!--empirenews.page--]

东京大学VDEC主任Kunihiro Asada教授表示：“Verdi的深度与广度令我们印象深刻。除方便好用之外，也毫无部署障碍，能够与我们在VDEC所使用的电路图、仿真与合成工具紧密结合。而且，Verdi提供许多先进功能，不仅是重要的教育工具，也是VDEC数字电路设计的首选调试程序。”

Verdi自动化侦错系统是SpringSoft调试程序系列的先进旗舰产品，透过将理解复杂的IC与SoC设计运作的过程自动化，而使侦错时间缩短一半，在不熟悉的设计组件或第三方智能财产方面尤其实用。这套全功能的系统运用专属分析引擎，使长时间特性追踪的工作自动化，提供威力强大的设计视野，并且有助于分析因果关系，更运用专利技术来揭露功能运作，以及设计、断言和系统testbench之间的互动。