VHDL的port map映射时出现1166052WARNING - logical net 'clkin' has no load.

在使用lattice domiand时，出现了下面示图现象，一个输入信号总是出现在unconnected栏里，也即意味着你不能绑定管脚。

logical net 'clkin' has no load.

input pad net has no legal load.

虽然是警告，但是这样你的功能就无法正常的测试实现了。

经过几次的反复检查代码，并没有发现这个管脚的代码有逻辑问题，或有被优化的问题。

最后才发现，我的代码使生成的sch文件在原理图中进行线互联的。包含这个信号cin的模块管脚并不是所有的都画了input/output端子。而问题就是出在这儿！！！

因为比如说你只连接了input，在综合时，编译器会检查输入输出，当在这个模块时，只检测到输入，而没有输出，编程器默认为将无用的输入管脚干掉了，所以你那个信号脚就变为了unconnected了。

所以要确保你的所有管脚一定要有连接，除非你非常肯定那个未连接的管脚对逻辑优化没影响。