资源复用策略：利用Time-Multiplexing在小容量FPGA上实现大算法

在FPGA设计中，资源不足是工程师常面临的“紧箍咒”。当复杂的数字信号处理（DSP）算法或神经网络模型所需的逻辑单元（LUT）和DSP Slice远超芯片容量时，直接映射往往行不通。此时，Time-Multiplexing（时分复用）成为突破物理限制的“银弹”。它通过分时共享硬件资源，以时间换空间，让小容量FPGA也能跑通大算法。

核心原理：分时切片

时分复用的本质是将算法在时间轴上“切片”。假设一个巨大的卷积计算需要100个乘法器，而FPGA仅有10个。通过引入远高于数据速率的高速时钟（例如系统时钟的10倍），我们可以让这10个乘法器在10个时钟周期内轮流处理不同的数据段。从宏观上看，就像是100个乘法器在同时工作。

实现的关键在于数据流的调度与状态机的精准控制。数据需先存入缓存（FIFO或RAM），然后由状态机（FSM）指挥，在特定的时间窗口将数据送入处理单元，并将结果暂存，在输出端重组。

Verilog实现：状态机驱动的复用逻辑

以下代码展示了一个基于状态机的时分复用加法器阵列框架。通过state寄存器控制不同数据段的计算，同一组加法器在不同周期处理不同输入。

verilog

module time_multiplexing_alu (

   input clk,

   input rst_n,

   input [7:0] data_in_a [0:3], // 4组输入数据

   input [7:0] data_in_b [0:3],

   output reg [8:0] result_out [0:3]

);

   // 状态定义：4个状态对应4组数据的计算

   parameter IDLE  = 2'b00;

   parameter COMP0 = 2'b01;

   parameter COMP1 = 2'b10;

   parameter COMP2 = 2'b11;

   parameter DONE  = 2'b00; // 复用IDLE编码

   reg [1:0] state;

   reg [7:0] a_reg, b_reg;

   reg [1:0] index; // 当前处理的索引

   // 核心：时分复用的ALU

   wire [8:0] sum_result;

   assign sum_result = a_reg + b_reg; // 仅使用一套加法器资源

   always @(posedge clk or negedge rst_n) begin

       if (!rst_n) begin

           state <= IDLE;

           index <= 0;

       end else begin

           case (state)

               IDLE: begin

                   if (start) begin

                       state <= COMP0;

                       index <= 0;

                   end

               end

               COMP0, COMP1, COMP2: begin

                   // 1. 锁存当前索引的数据

                   a_reg <= data_in_a[index];

                   b_reg <= data_in_b[index];

                   // 2. 等待一个周期让组合逻辑（加法器）稳定

                   // 实际工程中可能需要更多拍数

                   result_out[index] <= sum_result;

                   // 3. 切换到下一个索引

                   index <= index + 1;

                   if (index == 3)

                       state <= DONE;

                   else

                       state <= state + 1;

               end

               DONE: begin

                   // 通知外部数据有效

                   done_o <= 1;

                   state <= IDLE;

               end

           endcase

       end

   end

endmodule

工程挑战与规避

实施时分复用并非毫无代价，bi须警惕以下陷阱：

时序压力：由于要在更短的时间内完成多路计算，系统时钟频率通常需要大幅提升。这对时钟树设计和建立时间（Setup Time）提出了严苛要求。若时钟频率无法提升，geng优的策略是增加并行度（如从4路复用改为2路），牺牲部分面积换取频率。

控制逻辑复杂度：状态机容易陷入“意大利面条”式的混乱。建议将数据通路（Datapath）与控制通路（Control Path）严格分离，使用独立的FSM管理复用流程。

功耗与毛刺：高频时钟下，寄存器频繁翻转会导致动态功耗激增。可通过门控时钟（Clock Gating）技术，在无数据处理时关闭部分寄存器的时钟，降低无效功耗。

结语

时分复用是FPGA设计中以巧破力的经典策略。它要求工程师不仅关注算法本身，更要深入理解硬件资源的时间维度特性。在资源受限的边缘计算或低成本项目中，熟练掌握这一技巧，是将复杂算法落地的bi经之路，也是衡量工程师架构设计能力的zhong极标尺。