MIPI DSI信号完整性调试：终止电阻与走线操作要点

在带LCD/Touch显示屏的嵌入式产品中，MIPI DSI（Display Serial Interface） 通常采用低电压差分信令（LVDS-like, 200mV~1.2V Swing），时钟频率可达500MHz~1GHz（4 Lane × 24bpp @ 60fps 1080p）。其信号完整性对差分阻抗匹配（100Ω±10%）、走线等长、终端电阻要求严格，否则出现花屏、偶发黑屏或无法初始化。本文给出DSI差分对的PCB走线与端接调试要点。

一、DSI差分对阻抗与终端电阻

MIPI D-PHY规范要求：

• 差分阻抗 Zdiff = 100Ω（单线Zo≈50Ω）

• 终端电阻：多数SoC/DSI Controller 片内已集成100Ω差分终端（可软件使能）

- 若外置端接（极少）：在LCD模块FPC或PCB末端并100Ω 1%电阻（0402封装）

⚠️ 不要同时在片内终端和外置电阻都并100Ω → 等效50Ω，破坏匹配！先查SoC Datasheet确认INTERNAL_TERMINATION支持并默认开启。

二、PCB走线操作要点（4 Lane + Clock）

2.1 差分对布线规则

参数 要求

线宽/间距 按叠层计算使单线Zo≈50Ω，差分对间距S≤2W（通常W=0.1mm S=0.15mm @4层1.6mm FR4）

长度匹配 同一Lane内P/N差 ≤ 5mil（0.127mm）；Clock单独匹配，Lane间允差放宽（≤50mil）

过孔 每对差分对≤1个过孔/线，且两线对称打孔（同侧、同深度）

参考平面 完整GND平面下方，避免跨分割

远离干扰 距DC-DC电感/时钟晶振≥3×线宽，优选内层走线

2.2 连接拓扑

[SoC DSI TX] ──差分对──→ [FPC连接器] ──FPC──→ [LCD Driver IC]

                        ↑

             片内100Ω终端使能（SoC侧或Panel侧，依Spec）

通常终端在接收端（Panel）；若Panel无内置终端且SoC支持，使能SoC侧终端。

三、调试与问题排查

3.1 上电初始化失败（Host报Timeout）

1. 量测DSI Clock +/- 用示波器（差分探头）：

  • 应有 ~500MHz（或设定LP/HS时钟）差分摆幅 150~300mV

  • 无时钟 → 检查SoC DSI时钟使能与Panel供电(VDDIO 1.8V/3.3V)

2. 确认Panel的DSI Lane数配置（1/2/4 Lane）与SoC初始化代码一致

3.2 花屏/闪屏（能初始化但显示异常）

• 用VNA或TDR抽查最远Lane的差分阻抗：应≈100Ω ±10%

- 若阻抗偏至130Ω+ → 查FPC差分线断裂或Panel终端未使能

• 若眼图闭合（示波器FFT/眼图模式）→ 检查等长（P/N差>5mil会恶化Skew）或减HS时钟预加重（部分SoC可调）

3.3 偶发黑屏（温变后）

• 确认LCD Driver IC供电时序：Reset脚需先拉低>5ms再拉高；DSI时钟在Reset释放后稳定

• 高温下终端电阻温漂→影响微弱，重点查FPC接触电阻

四、常见设计错误速查

现象 根因 修正

DSI初始化CRC错误 Lane极性反接(P/N Swap)或终端未使能 确认Panel Spec要求终端位置；代码中可设Lane Swap

高频时偶发误码 P/N长度差>10mil致Skew超UI/4 收紧等长约束至≤5mil

测不到差分时钟 探头设单端而非差分或衰减过大 用有源差分探头；确认SoC已进入HS模式(非LP)

换屏后不亮(同SoC) 新屏无内置终端且SoC终端未开 在SoC D-PHY Config使能 TERM_EN

五、操作Checklist

✅ 叠层计算确认单线Zo≈50Ω，差分Zdiff≈100Ω  

✅ 每对DSI差分P/N等长≤5mil  

✅ SoC/Panel任一侧有且仅有一处100Ω终端使能（查RegInit代码）  

✅ FPC差分对不打过孔或对称打孔  

✅ 上电先测Panel VDDIO/Reset时序再测DSI时钟  

✅ 示波器差分探头验证Clock摆幅与Data眼图  

六、结语

MIPI DSI信号完整性调试重点在三点：差分阻抗100Ω严格控制、P/N严格等长(≤5mil)、确认且仅一处100Ω终端电阻（通常SoC或Panel片内使能）。配合示波器差分测量确认Clock存在且Data眼张开，即可快速排除花屏与初始化失败问题。