时钟缓冲器切源不能只求无缝

双时钟源系统里，切换逻辑最容易被一句“无缝切换”轻轻带过。时钟缓冲器真要承担主备切源，重点往往不是有没有明显毛刺，而是丢周期、相位连续性和失效判定窗口是否与下游容错匹配。

无毛刺切换并不等于相位连续。许多器件能保证不会在输出上产生窄脉冲或非法占空，却仍可能在切换瞬间拉长一个周期、缩短一个半周期，或重建到新源的相位关系。对普通计数链这也许够用，但对 SERDES 参考、同步采样或多芯片相位对齐场景，这种非连续跃迁本身就是系统事件，不是只要“没毛刺”就能忽略。

输入失效检测窗口决定了切换何时发生。窗口太短，源上偶发抖动或缺几个边沿就会触发误切，系统在两路时钟之间来回抖动；窗口太长，则真正失钟后输出又会拖着过期参考多跑一段时间。判定逻辑若没有迟滞和保持策略，边界工况下最容易出现“看似高可用，实际上频繁切来切去”的不稳状态。

异源频差会让这种不稳更明显。主备源若来自不同振荡器或不同锁相链，其频率误差和相位关系本就不一致；缓冲器切过去后，输出虽然恢复了边沿，却把新的相位基准强加给了下游。若下游接收器没有足够缓冲、弹性 FIFO 或重新锁定时间，切源后的第一段时钟可能比完全失钟还难处理，因为它表面正常、内部节拍却已经换了参考。

丢周期策略因此需要显式设计。某些系统宁可在切换时主动舍弃若干周期，换取重新对齐后的稳定输出；另一些系统则希望尽量不断钟，但接受短时间频率或相位过渡。两种方案都不是绝对正确，关键在于下游是更怕停顿，还是更怕看似连续却相位错乱的时钟。没有先把业务容错写清，单看器件宣传语很难选对。

更稳妥的做法，是把切换链拆成三段：失效判定、切换执行、下游重收敛。判定段要有抗抖迟滞，执行段要明确是否允许丢周期或保持最后状态，下游则要有重新确认窗口，而不是默认任何时钟恢复都等于业务恢复。若系统支持状态上报，切换事件也应被显式暴露，便于后级按事件而非按波形猜测发生了什么。

若主备源质量差异很大，还应区分“失效切换”和“维护切换”。前者优先保业务不断，后者优先保相位与重锁次序，两者若混用同一策略，往往会让维护动作也触发不必要的节拍冲击。

若系统上层还能人工强切，也要明确人工命令是否绕过失效判定窗口，否则现场排障时常会把人工动作误当成硬件误切换。

验证时不能只看示波器上有没有异常窄脉冲，还要统计切换前后周期长度、重锁时间和误切换概率。若问题只在某些频差组合或弱信号输入下出现，说明边界不在逻辑功能，而在判定窗口与源质量匹配。把这些现象和下游容错一起评估，才能知道当前切换策略到底是在提高可用性，还是只让波形看起来更平静。

主备切换真正要守住的，不是表面上的“没断”，而是下游是否还能按预期理解新时钟。只要把无毛刺和失效窗口放回系统容错里一起设计，时钟缓冲器的切源能力才不会停留在宣传词层面。