时钟缓冲器供电净不净先看回流

很多时钟链路问题表面像信号质量差，根子却埋在供电回路里。时钟缓冲器若把电源当成静态直流源，而不去追输出翻转时的回流路径，抖动常会在板级实现阶段突然冒出来。

电源调制抖动的来源并不神秘。输出级每次翻转都会抽取短促电流脉冲，若局部去耦和分布电感无法及时供给，核心供电节点就会产生瞬时电压摆动。这个摆动会改变内部比较器、延迟单元和输出级开关速度，最终把本应是电压噪声的扰动折算成时间漂移。频率越高、同时翻转输出越多，这种折算越明显。

回流路径断裂会把问题进一步放大。缓冲器附近若存在参考层切换、缝隙跨越或回流过孔太远，电流就得绕更长的环路返回源头。环路面积一大，等效电感上升，瞬态压降与地弹噪声都会增加。示波器看单路输出也许还过得去，但多路同时切换时，邻近输出的时序会一起被拖动。

去耦网络本身也可能成为新的放大器。不同容值电容、封装寄生和供电层电感若凑出尖锐谐振点，缓冲器的翻转电流恰好就会在那个频段把供电节点摇得更厉害。只看总电容值而不看阻抗曲线，往往会得到“电容堆了很多，效果却更差”的反直觉结果。局部 LDO 若带宽过窄，也未必能及时拦住这些高频扰动。

输出标准不同，供电压力也不同。HCSL 一类恒流型输出在切换时对端接和回流很敏感，LVDS、LVPECL 则会在共模范围和摆幅上各有侧重。若多种输出标准混挂在同一供电分区，某一路的翻转电流特征甚至会把别一路的基准门限带偏。电源完整性在这里不是通用背景条件，而是与输出类型一一绑定的。

更稳妥的做法，是把供电视为时序链的一部分。缓冲器电源引脚旁的高频去耦要贴近回流闭环，分层切换处要提前安排回流通道，局部稳压器则应围绕目标频段而不是标称噪声值选型。多路同时翻转的场景要单独仿真或实测，不能只在单通道空载条件下验收。

若电源入口还串了磁珠或细长走线，也要确认它不会把高频回流困在局部岛上。很多板子静态噪声很干净，却在翻转瞬间因供电隔离过度而形成更尖的局部压降。

布局里若把多颗缓冲器共用同一窄颈供电回路，也应评估它们是否会在同步翻转时彼此拉扯，而不是默认单颗测试结论能直接复制到并行布局上。

对多电压域系统，还要确认电平转换附近的回流不把数字控制噪声顺手带进时钟供电岛，否则抖动问题会在跨域处变得更顽固。

定位时可同步观察输出抖动与电源节点纹波的相关性。若每逢若干路一起工作，供电上出现固定频率的尖峰且抖动同步恶化，问题大概率在回流与去耦；若换一组端接或改变层间返回路径后结果立刻改善，也说明时序误差是被板级供电放大的。

所以，供电是否干净，不能靠静态噪声数字下结论，而要看翻转电流有没有顺着短、稳、低感的路径回去。把回流先管住，时钟缓冲器的抖动底座才不会在板子上被电源自己撬松。