用FPGA实现高速DMA传输：直接把采集数据写入DDR3的高效方案

在高速ADC、雷达回波、图像传感器等场景中，FPGA采集的数据率轻松突破数百MB/s。如果让CPU去"搬运"这些数据到DDR3，不仅占用处理器资源，还会因中断延迟和缓存一致性问题导致带宽急剧下降。正确的做法是在PL端构建一条"采集IP → 异步FIFO → AXI主控制器/AXI DMA → DDR3控制器"的硬件通路，让数据以突发方式直接写入DDR3，全程零CPU干预。

一、为什么需要DMA直通DDR3

DDR3的写入效率高度依赖突发（Burst）传输。单次写操作的地址期开销固定，而BL8（突发长度8）模式可大幅提升带宽利用率——相比单次读写，效率提升3-5倍。若让CPU逐地址写，不仅突发长度难以维持，还会因Cache刷新引入不确定性延迟。

在Xilinx Zynq等PS+PL异构平台，最佳实践是通过HP端口（高性能AXI从端口）连接DDR控制器，由AXI DMA的S2MM（Stream to Memory Map）通道将PL端的AXI4-Stream数据流批量搬入DDR3。AXI DMA通过AXI-Lite接口接受PS配置，数据通路则使用AXI4-Full和AXI4-Stream协议，S2MM专门用于从AXI4-Stream接收数据并写入内存映射空间。

二、纯PL端的自定义AXI主控制器方案

对于无PS的纯FPGA（如Artix-7/Kintex-7），可用Xilinx MIG IP核生成DDR3控制器，并在PL端自定义AXI4-Full主端状态机，主动发起写突发。核心思路是三级流水线：

ADC接口层：同步ADC数据，进行位宽转换（如12bit转32bit）

异步FIFO：隔离ADC时钟域与DDR时钟域，解决亚稳态

AXI写控制层：通过状态机驱动AW/A/W/B三个AXI通道

// DDR3写控制状态机（简化）

localparam IDLE = 2'b00, WRITE_BURST = 2'b01, WAIT_RESP = 2'b10;

reg [1:0] state;

reg [31:0] wr_addr;

reg [7:0] burst_cnt;

always @(posedge clk) begin

case (state)

   IDLE: if (!fifo_empty) begin

       axi_awaddr <= wr_addr;

       axi_awvalid <= 1'b1;

       state <= WRITE_BURST;

   end

   WRITE_BURST: if (axi_awready) begin

       axi_awvalid <= 1'b0;

       axi_wdata <= fifo_data_out;

       axi_wvalid <= 1'b1;

       burst_cnt <= burst_cnt + 1;

       if (burst_cnt == 7) begin  // BL8突发

           axi_wlast <= 1'b1;

       end

   end

   WAIT_RESP: if (axi_bvalid) begin

       wr_addr <= wr_addr + 64;  // 突发8×8Byte

       state <= IDLE;

   end

endcase

end

三、Zynq平台AXI DMA方案

在Zynq平台上，推荐"自定义采集IP + AXI DMA + DDR3"的黄金组合：

# Vivado Block Design核心连接

# Zynq HP端口 → AXI Interconnect → AXI DMA的M_AXI_S2MM

# Zynq GP端口 → AXI DMA的S_AXI_LITE（控制接口）

# AXI DMA的S_AXIS_S2MM → 用户逻辑（AXI4-Stream输出）

# 关键参数配置

set_property CONFIG.c_include_s2mm 1 [get_bd_cells axi_dma_0]

set_property CONFIG.c_s2mm_burst_size 16 [get_bd_cells axi_dma_0]

set_property CONFIG.c_sg_length_width 16 [get_bd_cells axi_dma_0]

AXI DMA有两种模式：Simple DMA模式资源占用低（约800 LUTs），适合连续数据块传输；Scatter-Gather模式资源占用高（约3000 LUTs），适合分散数据块聚合，最大传输长度达8MB/描述符。对于大多数图像处理应用，SG模式能更好地处理帧数据，而简单数据流可采用Simple DMA节省资源。

四、关键优化技巧

1. 乒乓操作（Ping-Pong Buffer）

将DDR3物理空间划分为两个Bank：当Bank A正在被外部处理器（如ARM）读取时，FPGA向Bank B写入新数据，交替进行。这样彻底消除读写冲突，保证采集连续性。

2. 突发长度调优

在AXI DMA中通过c_s2mm_burst_size参数设置最大突发长度（2-256 beats），突发越大BRAM消耗越少，带宽利用率越高。

3. 异步FIFO深度计算

FIFO深度 =（突发长度 × 传输延迟）/ 时钟周期。对于320像素/行的图像采集，建议不少于800单元。

4. 时钟域处理

AXI DMA的MM2S和S2MM若使用不同时钟域，必须在AXI SmartConnect中启用异步时钟转换，否则会导致偶发性丢数据。

5. DDR3控制器优化

启用Zynq IP中所有4个HP端口（即使暂时不用）

设置合适的时钟频率（通常533MHz-800MHz）

调整AXI总线位宽为64bit或128bit

PCB设计阶段注意DDR走线等长（±50ps以内）

五、性能实测参考

在Zynq-7000平台上，AXI DMA配合DDR3（800MHz）可实现1GB/s以上的稳定传输速率。某320×256@16bit@30fps图像采集项目，纯软件方案极易遭遇性能瓶颈，采用AXI DMA后彻底释放CPU，由DMA控制器完成内存与PL端缓存之间的数据搬运。启用Scatter-Gather引擎还可支持非连续内存传输。

⚠️ DDR3校准失败是常见问题，建议在PS端初始化代码中加入自动校准重试机制。

写在最后

FPGA高速DMA写入DDR3的本质，是用硬件逻辑构建一条"零拷贝"的数据高速公路——采集IP产生AXI4-Stream，异步FIFO隔离时钟域，AXI DMA或自定义AXI主端以突发方式将数据灌入DDR3。这条通路一旦建成，CPU只需在传输完成时处理中断，数据搬运的带宽和延迟都由硬件保证。无论是纯FPGA平台的MIG+AXI主控制器，还是Zynq平台的AXI DMA方案，核心思想一致：让数据自己流向内存，让CPU去做真正该做的事。当你下次面对高速ADC的GB级数据洪流时，别再让CPU当搬运工——给它配一个AXI DMA，让硬件的归硬件。