ADC交织采样要对时刻，也要对数据帧

高采样率系统常把多个子转换通道交替工作，再经高速串行接口送出数据。ADC链路既要保证子通道在正确时刻取样，也要保证每次上电后的帧和多器件延迟可重复；两种对齐发生在不同边界。

时间交织以M个较低速核心轮流采样，理想间隔为一个总采样周期。若某个子通道的实际孔径时刻偏早或偏晚，输入斜率会把时间偏差变成周期性幅度误差。对正弦输入，误差随输入频率和幅度增加，并按交织周期调制出镜像杂散。静态直流测试几乎看不到这一问题，因此不能用直流通道一致性证明交织时序合格。

时刻偏斜可能来自片内时钟树、采样开关、封装和板级时钟分配。它与普通随机抖动不同：随机抖动主要抬高噪声底，固定的通道间偏斜会形成可预测离散谱线。提高时钟质量能降低共同随机分量，却不能自动修正各子通道的固定相位差。诊断时应改变输入频率，观察杂散是否按交织失配模型移动和增长。

数字后台可估计相邻通道对同一信号的差异，并用分数延迟滤波修正，但校准需要足够激励。窄带、低幅或频谱不平衡的现场信号可能让时间偏斜不可观测，系数会收敛缓慢甚至把增益误差错当成时序误差。注入专用校准音可提高可观测性，却占用动态范围并可能泄漏到业务频带。系数更新速度也要慢于真实信号变化，避免跟踪信号本身。校准开关状态必须可追溯，否则异常杂散出现时无法区分系数漂移与硬件漂移。

温度与采样率改变后，片内延迟可能漂移。一次出厂校准若只覆盖单频点，无法证明宽带内的分数延迟模型始终有效；滤波器阶数不足时，中心频率校准准确，频带边缘仍留残差。验证应覆盖多个输入频率、温度和幅度，并分别记录噪声底与交织杂散，确认改善来自失配校准而非简单降低带宽。系数重载后的瞬态也应纳入数据丢弃窗口。

串行链路的确定性延迟属于另一层。转换结果经帧组装、扰码、串化、接收端时钟恢复和弹性缓存后才进入处理器。链路即使无误码，每次复位后也可能选择不同字边界或缓存相位，使数据到达延迟改变若干帧。单器件连续采集可能不在意，但多板同步、波束形成或闭环控制会把这类跳变量直接当成相位误差。

采用带确定性延迟机制的接口时，参考事件需要在转换器与接收端的有效窗口内被一致捕获，再以多帧或本地时钟边界释放数据。SYSREF等同步信号若靠近亚稳区，某次上电可能落在相邻周期；PCB走线、时钟分配和温漂都要纳入建立保持裕量。仅看到链路同步标志亮起，只说明字符和帧被识别，不代表跨设备延迟一致。

验收应反复执行上电、链路重训和时钟丢失恢复，测量已知同步脉冲在各接收通道中的样本位置。若位置整帧跳动，先查帧边界与弹性缓存；若同一帧内随输入频率出现相位差，再查模拟交织时刻。两类问题可以同时存在，但它们对复位重复性和频率依赖的表现不同，测试矩阵应保留这种可区分性。还应跨温度重复复位，确认同步窗口没有因传播延迟漂移而缩到边缘。

所以，交织校准负责让模拟采样间隔均匀，确定性延迟负责让数字样本位置可重复。把取样时刻与数据到达时刻分别闭环，ADC多器件系统才能在高吞吐下仍保持真正同步。