FPGA时序约束：补齐板级预算与多周期关系

时序报告没有违例，不等于硬件已经满足接口要求。FPGA约束若漏掉外部最早到达条件，或把真实单周期路径错误放宽，工具会给出漂亮结果，电路却可能只在部分板卡和温度下正常运行。

板级接口预算必须同时描述最晚与最早数据。输入最大延迟通常由外部器件最大时钟到输出时间，加数据走线延迟，并按所选参考点处理时钟走线差异得到；最小延迟则应使用对应的最早组合。两者分别约束内部建立与保持检查。只填写典型值，会把器件、板线和环境变化藏在未建模的空间里。若接口是双沿采样，还必须分别描述相关上升沿与下降沿，不能拿一套单沿数字覆盖全部传输。

输出约束的符号尤其容易误解。相对于选定的外部采样时钟，最大输出延迟要反映接收器建立时间与板级相对延迟；最小输出延迟则由接收器保持要求和相对板线关系推导，数值可能为负。负号不代表外设允许任意提前变化，而是约束命令采用特定时间参考的结果。工程上应先画出发射、到达和采样的时间轴，再把不等式转成工具命令，避免凭经验把所有参数统一写成正数。

参考时钟若放在芯片管脚、板级源头或虚拟外设位置，预算内容会不同。同一段时钟走线既计入时钟延迟，又在输入延迟中重复扣算，会使检查变得过紧或过松。比较不同板卡时，应固定参考平面，再分别填写数据与时钟的最小最大传播范围。最终检查还要覆盖未约束端点、遗漏时钟以及约束对象是否为空；报告中的正裕量，只有在路径确实被预期约束覆盖时才有意义。时钟抖动和建模余量也应有明确归属，避免已经包含在外设规格中的不确定项再次叠加。对预算逐项标注来源，有助于判断后续换料影响的是哪个检查方向，而不是直接删掉裕量。

另一类风险来自多周期例外。设同一时钟下的一条组合路径仅在每隔若干周期的有效使能时被接收，且源数据在此期间按协议保持，建立检查才可能放宽到相应采样边沿。组合运算看起来很慢、状态机大部分时间空闲，都不能单独证明这一条件。FPGA中的源端与接收端使能若错开，或数据在中途仍可更新，实际可用时间可能远小于所填写的周期数。

建立边沿移动后，保持检查的参考关系也可能随之变化。在同周期、同相位且采用常见终点关系的场景，通常需要把建立放宽与相应保持调整配对，使保持要求回到原本意图。但这不是可复制到所有时钟关系的固定口诀。遇到不同周期、相位偏移以及起点或终点选项时，必须打开详细路径报告，逐项确认发射边沿、建立捕获边沿与保持捕获边沿，不能只看最终裕量符号。

例外范围应落在能够被协议证明的寄存器集合上。若以宽泛通配符覆盖整片控制逻辑，新加的一条每周期状态路径也可能被悄悄放宽。可在约束脚本中检查对象数量，并在功能验证中证明接收端只在预定边沿使用结果。实现后的网表审查同样必要，因为综合可能复制寄存器或改变层次名称。约束与控制逻辑一同维护，才能避免修改功能后仍沿用过期的时间假设。

可信的时序收敛来自正确的时间模型。先补齐外部最早与最晚条件，再逐边沿证明多周期例外，才能让工具优化的目标与实际硬件需要一致。