48 伏直接降到 0.7 伏，为什么 1.46% 的占空比做不出来

 把 48 V 中间母线一步降到 GPU 的 0.7 V 核压，占空比只有 1.46%，500 kHz 下对应 29 ns 的导通时间。这个数字比 DrMOS 能稳定给出的最短脉宽还小一半。卡住这条路的不是器件耐压，是时间分辨率。

占空比只剩 1.46%

降压变换器的占空比等于输出电压除以输入电压。48 V 进、0.7 V 出，占空比 D = 0.7/48 = 1.46%。这个比例本身不构成障碍，控制器能算出这个数，数字脉宽调制器也能表示这个数。麻烦在于脉宽调制器的分辨率也按同一个比例缩水，10 位的计数器在 1.46% 上只剩 15 个可用码值，调压精度被压到几十毫伏。

问题出在时间上。开关周期 T = 1/f，500 kHz 对应 2 μs。导通时间 t_on = D·T = 29.2 ns。要让上管开 29 ns 再关掉，驱动电路、栅极电荷、死区时间、电流采样窗口都得塞进这 29 ns 里。DrMOS 这类集成器件的数据手册里，最小导通时间通常在 60 ns 到 100 ns，取 60 ns 已经是很乐观的规格。

29 ns 对 60 ns，差了一倍。这不是靠调环路能绕过去的，器件在物理上给不出这么窄又这么一致的脉冲。强行给一个 30 ns 的指令，实际输出的脉宽会落在 40 ns 到 80 ns 之间随机漂，等效占空比在 2% 到 4% 之间抖，输出电压跟着抖。

最小脉宽的来源值得说清楚。DrMOS 把上下管、驱动和自举电路封在一起，栅极电荷按纳法算，驱动电流按安培算，充放电本身就要几纳秒。上下管的传播延迟各有几纳秒的偏差，死区时间要留 10 ns 到 20 ns 防止直通，自举电容还要在每次下管导通时刷新。这些开销加起来，60 ns 已经是很紧的规格。厂商在手册里给的最小脉宽，通常是保证脉宽线性度的下限，低于这个值，脉宽和指令之间不再是线性关系，环路增益会突然变化。控制环在穿越频率附近遇到这种突变，相位裕度会掉十几度，负载阶跃的恢复过程出现明显过冲。

29 ns 比器件下限还短

把关系式倒过来看更清楚。给定最小导通时间 t_on,min 和开关频率 f，单级 Buck 能输出的最低电压是 Vo,min = Vin·t_on,min·f。48 V 母线、60 ns 最小脉宽、500 kHz 开关频率，代入得 1.44 V。

这条线是硬的。想要 0.7 V，要么把频率降下来，要么把输入电压降下来，没有第三条路。频率降到 250 kHz，Vo,min 变成 0.72 V，刚好压线，可电感要按两倍体积重做，输出纹波也跟着翻倍。

图 1　48 V 与 12 V 母线降到 0.7 V 所需的导通时间，虚线为器件 60 ns 下限（依据原文第 2 节绘制）

频率越高，窗口越窄

提高开关频率本来是为了减小电感体积，在 48 V 到 0.7 V 这条路上，它先把导通窗口压死了。1 MHz 时 t_on 降到 14.6 ns，Vo,min 升到 2.88 V，连 1 V 都出不来。

这就形成一个两头堵的局面。降频能拿到可实现的脉宽，但电感按 1/f 增大，多相 Buck 的磁件体积和铜损一起上来；升频能减小磁件，却先把脉宽压到器件下限以下。中间那个能用的频率窗口，在 48 V 到 0.7 V 的变换比下几乎不存在。

业界把这段路拆成两种走法。一种是在中间加一级固定变比的直流变压器，把 48 V 降到 12 V，再让多相 Buck 从 12 V 降到 0.7 V。另一种是用耦合电感或矩阵变压器改变等效匝比，让开关管看到的电压差变小，占空比被“拉宽”。发表在 IEEE Open Journal of Power Electronics 上的那篇论文走的是后一条，用耦合电感和零电压开关把高降压比做在一级里，样机功率 120 W。

母线电压再往上走，这条路更紧。800 V 高压直流进机房之后，0.7/800 的占空比是 0.0875%，500 kHz 下 t_on 只有 1.75 ns。这个数字已经没有工程意义，连驱动器的传输延迟都比它大两个数量级。800 V 架构下，核压供电至少要经过两级，先到 12 V 或 6 V，再到 0.7 V，中间那一级的变比和隔离方式决定了整条链的效率。

中间母线把窗口拉回来

12 V 中间母线的好处可以直接算。D = 0.7/12 = 5.83%，500 kHz 下 t_on = 116.7 ns，是 60 ns 下限的将近两倍，器件有余量。Vo,min = 12 × 60 ns × 500 kHz = 0.36 V，0.7 V 落在这条线之上，设计空间打开了。

代价是多一级变换。48 V 到 12 V 这一级用固定变比的开关电容或 LLC，效率按 98% 估；12 V 到 0.7 V 这一级按 90% 估，两级串起来 88%。单级如果做得出来，效率能到 92% 以上，少的那 4 个百分点在 700 W 的输出上是 28 W 的热。

28 W 在冷板上的分量不轻。GPU 本体的热流密度按 100 W/cm² 量级算，供电模块的热流密度低一个数量级，可它贴着主板，离 GPU 只有几厘米，热很容易串过去。供电效率从 92% 掉到 88%，冷板要多带走的热量相当于多出半个 CPU 的功耗，机柜的液冷余量要重算。

中间母线还要加电容。12 V 母线的电流是 83 A，按 1% 纹波、500 kHz 算，需要的母线电容在毫法量级，体积和 48 V 母线上的那几只不在一个档次。这部分体积通常被算进电源架，不算进 GPU 板，架构图上看着干净，机柜里的空间账并没有消失。

图 2　单级与两级降压路径的占空比、导通时间与铜损对比（依据原文第 3 节绘制）

多相摊薄铜损，摊不掉时间

1000 A 的输出电流，多相 Buck 是唯一可行的结构。25 相并联，每相 40 A，电感 150 nH，纹波 ΔI = Vo(1−D)/(L·f) = 0.7 × 0.942 / (150 nH × 500 kHz) = 8.8 A，占每相电流的 22%。

铜损按 P = Io²·DCR/N 算。DCR 取 0.15 mΩ，25 相时 6 W，12 相时 12.5 W。输出功率 700 W，6 W 的铜损占 0.86%。这条式子说明多相不只是为了分摊电流，它直接把铜损按相数除了一遍。

反直觉的地方在这里：相数从 12 加到 25，铜损降一半，可控制器的资源被吃掉了。25 路脉宽调制、25 路电流采样、25 路均流环，数字信号处理器的一个控制周期只有 2 μs，要在里面完成 25 次采样和 25 次比较，剩下的时间不够跑复杂的非线性补偿。相数堆到一定程度，收益从铜损转到了控制精度上。

电流采样也在低占空比下变难。多相 Buck 通常在开关管导通中点采电感电流，占空比 5.8% 时，采样窗口只有 117 ns 的一半，约 58 ns。运算放大器的建立时间、采样保持的孔径抖动、开关噪声的衰减，都要塞进这 58 ns。占空比再低，采样点就会落到开关沿上，读到的是尖峰而不是平均电流，均流环于是开始误判。

还有一种常被忽略的损耗：相数多、每相电流小，电感工作在轻载区，磁芯损耗占比上升。40 A 每相、8.8 A 纹波，磁通摆幅不大，可 25 只电感各自的磁芯损耗加起来并不为零。这部分损耗和 DCR 损耗方向相反，一个随相数降，一个随相数升，最优点通常在 16 相到 24 相之间，要靠实测确定。

真正的分界不在相数，在最小导通时间。48 V 单级方案无论堆多少相，29 ns 的窗口都摆在那里，多相只能分摊电流，分摊不了时间。这也是为什么 800 V 高压直流进机房之后，业界反而更愿意在中间加一级固定变比，而不是把单级变换比越做越大。变换比每上一个台阶，先失效的总是时间分辨率，而不是功率器件的能力。

一句话：48 V 到 0.7 V 的障碍不在功率，在 29 ns 这个时间刻度，器件给不出这个脉宽，架构就得替它绕路。

内容来源：IEEE Open Journal of Power Electronics（开放获取期刊）原文标题： A ZVS High Step-Down Converter With Reduced Component Count and Low Ripple Output Current

作者：Behzad Soleymani, Omidreza Bagheri, Ehsan Adib, Suzan Eren

DOI：10.1109/OJPEL.2024.3420868（Vol. 5, pp. 1243-1254, 2024）

配图说明：图 1、图 2 均为自行绘制，为原理示意，非原文原图复制。

改动声明：本文为对开放获取文献的技术编译与解读，标题、行文与配图为原创。

来源：21ic电子网