片上稳压器在追什么？

编译自 MDPI Electronics 2026, 15(17), 4023

讲到 AI 芯片的供电，讨论通常停在机架、母线和电源模块这一层。但真正决定 HBM 能不能跑到标称速率的，往往是最后那一厘米：从供电轨到内存物理层缓冲器之间的那段路径。当供电电压降到 0.7 V、局部电流上到安培级、负载阶跃发生在纳秒尺度上，集中式电源再快也鞭长莫及，稳压器只能一路搬到芯片上。

电压降下来，眼图跟着关

先看内存接口这十年的变化。JEDEC 在 2025 年发布的 HBM4 标准把接口宽度做到 2048 bit，单 pin 速率最高 8 Gb/s，供电电压 VDDQ 低至 0.7 V。2026 年初量产的首批商用 HBM4，单 pin 速率已经达到 11.7 Gb/s，可调至 13 Gb/s，单栈带宽 3.3 TB/s；更早期的 HBM4E 样品把单 pin 速率推到 16 Gb/s，单栈 3.6 TB/s。作为对照，HBM3 的 JEDEC 基线是单 pin 6.4 Gb/s，物理层典型设计目标 7.2 Gb/s。

速率翻倍、电压腰斩，这两件事叠在一起，对供电精度的要求是指数级上升的。HBM 物理层里有数百个驱动器同时开关，会产生强烈的同时开关噪声与 IR 压降。负责给写数据选通缓冲器、时钟分配链路和物理层数据通路供电的紧凑型稳压器，输出电流不算大，但要面积小、外置去耦电容少。而给定制 HBM 堆栈和核心逻辑供电的回路就不一样了，电流会从数百毫安一路放大到安培级，论文里给出的典型数字是 2 A，电压区间 0.6 到 1.1 V。

NPU 与 AI SoC 的情况更棘手。计算阵列抽取的电流完全依赖工作负载，阶跃是突发的、由活跃度驱动的，而且跨越多个电压域、面积很大，还要求各相之间精确均流。瞬态指标因此变得很紧：处理短周期负载阶跃的 NMOS 稳压器要应付 10 μs 以内的变化，混合架构的稳压器在 1.3 A 负载阶跃下的响应时间做到 3 ns，HBM3 用的翻转电压跟随器结构实现 4 ns 建立。

图1　HBM 各代接口速率与供电电压（原文引用数据）

抖动从哪里来

供电噪声影响高速接口的路径，比单纯看电压偏差要曲折。CMOS 缓冲器的传播延迟取决于供电电压，这是器件物理决定的。当供电纹波或压降调制了物理层里时钟缓冲器与数据缓冲器的延迟，就会转换成确定性抖动，把数据眼图一点点关上。在 HBM 这种同步开关规模大、数据率高、眼图余量本来就窄的接口上，这种电源引起的抖动，也就是 PSIJ，已经变成一阶限制因素。

关键在于，抖动并不是由某一个频点的电源抑制比单独决定的。它取决于电源噪声频谱、缓冲器对延迟的敏感度、稳压器闭环输出阻抗、本地去耦电容、开关活跃度以及时钟分配拓扑共同作用的结果。所以对内存接口的稳压器来说，评价标准已经从「建立时间多快、单频抑制多少分贝」，换成了恢复后的眼图余量和被抑制掉的抖动。

论文里引用了几组很有代表性的实测：HBM3E 物理层在 7.2 Gbps 的时钟网络上用无电容片上稳压器降低了时钟抖动；面向 HBM4 的命令感知混合稳压器利用命令可预测的特点触发放电匹配电流，显著降低写数据选通抖动。另一组面向 HBM 接口的方案把触发式数字稳压器与本地副本调节器结合，面积只有 0.005 mm² 和 0.003 mm²，每个调节器的输出电容 10 pF，空闲静态电流 3.2 μA，压差 100 mV，全频段电源抑制至少 −10 dB，覆盖 0.4 到 3.5 GHz 的半速率选通范围，实现 10.7 mV 的压降与 1.4 ns 的建立时间。

四类架构各自的打法

面对这一堆互相冲突的指标，论文把设计空间归成四类架构，各自的取向不一样。

· 快速瞬态与低压降型。翻转电压跟随器利用本地并联反馈压低输出阻抗，HBM3 的稳压器再叠加有源电感带宽扩展与自适应偏置，做到 4 ns 建立。自适应偏置的思路是只在瞬态期间抬高偏置电流，静态电流仍保持很低。更激进的方案用双环 NMOS 结构在 1 pF 到 10 nF 负载范围内做 3 ns 响应；自时钟随机闪存模数转换器混合结构在 1.3 A 阶跃下 3 ns 响应，最大负载 2.5 A。

· 宽带高电源抑制型。这一类的目标不是单个低频点的分贝数，而是把抑制能力铺满整个频段。容性前馈结构做到 0.9 μA 静态电流下的高抑制；无电容多反馈环在 100 mA 输出时实现 1 MHz 处 −40 dB，满 600 mA 时仍有 −25 dB，静态电流只有 27.5 μA；增益跟踪叠加负载跟踪的方案在 54 nA 静态电流下，维持 10 mA 输出时 1 MHz 处 −39 dB。

· 大电流、宽负载与分布式型。这一类的逻辑是把一个大稳压器拆成多个小稳压器分布放置，缩短供电路径、缓解 IR 压降。全模拟分布式结构已经能供出 2 A；汽车级副本校准方案做到 99.5% 的电流分享精度；面向 22 nm AI 处理器的设计用事件驱动方式感知稀疏性，进一步降低无效损耗。

· 无电容与数字混合型。数字稳压器用晶体管阵列做数字控制，代价是量化纹波，而量化纹波又会直接转化成 PSIJ，所以混合路线更受欢迎：用模拟环路提供低纹波，用数字部分保证可扩展性。这一类的实测里，65 nm 可综合 PID 结构做到 99.75% 电流效率与 93.3 ps 响应；全数字双模细调把稳态纹波压到 2 mV；电流镜辅助的数字结构实现 0.087 fs 的品质因数；模拟辅助混合结构的稳态纹波低于 1 mV。还有团队开始用强化学习做压降补偿，用在芯片间接口上。

图2　四类片上稳压器架构的取向与代表数据

指标正在换轨

把四类架构放在一起看，趋势有四条。建立与响应时间已经进入个位数纳秒甚至亚纳秒区间；电源抑制从单一低频数值转向宽频乃至全频段覆盖，因为要匹配的正是导致抖动的噪声成分；输出电流通过分段大功率器件、分布式布局与精确均流，被放大到数安培量级；模拟辅助数字与学习型控制器则在向模拟级的纹波性能收敛，同时保留数字架构的可扩展性。

更值得关注的是评价指标的迁移。内存接口的评价正在从纯电气指标，转向时序域指标，也就是眼图和抖动。这意味着稳压器不再是一个独立的电源器件，而是接口电路的一部分，需要与所供的物理层协同设计。

论文在结论里给出一个判断：随着芯粒与 2.5D、3D 集成继续推进，供电会从集中式彻底转向分布式，也就是多个本地稳压器分别靠近芯粒、物理层与计算单元。路径变短，IR 压降与瞬态压降都会缓解，但代价是多调节器之间的均流与协调会变得前所未有的重要。对做 AI 硬件的人来说，供电设计的分工边界，可能就在这一轮里重新划一遍。