组合逻辑的DFT扫描设计

全扫描设计时电路中的所有触发器都用特殊设计的具有扫描功能的触发器代替，使其在测试时链接成一个或几个移位寄存器链。这样，电路分成了可以分别进行测试的纯组合电路和移位寄存器，电路中的所有状态可以直接从原始输入和输出端得到控制和观察。

这样的设计将时序电路的测试生成简化成组合电路的测试生成，由于组合电路的测试生成算法目前已经比较完善，并且在测试自动生成方面比时序电路的测试生成容易得多，可通过EDA 软件的ATPG工具自动生成高覆盖率的测试Pattern，因此大大降低了测试生成的难度。下图为用扫描类型触发器替换前后电路结构示意图：

如上图所示：对于Combination Logic Block1 来说，在扫描设计之前其输入a非原始输入，而是由触发器F1 的输出端控制，输出端c 也非原始输出端，此Block的可控性和可观察性都较差。

在扫描替换之后，电路中的所有触发器都用具有扫描功能的触发器代替，此

类型触发器与普通触发器的不同之处在于其数据输入端增加了一2 选1 MUX，通过测试状态控制信号SE进行输入选择。

当电路处于测试状态时SE 选择扫描输入SI 作为触发器的输入数据，触发器链接成一个移位寄存器链（如上图中红色链路）。这样，电路分成了可以进行分别测试的纯组合电路Combination Logic1、Combination Logic2，和移位寄存器链F1、F2、F3。

以上图为例，对于移位寄存器链F1、F2、F3的测试只需从SI1 端加入‘0_1_0’

这样十分简短的测试Pattern 便可保证覆盖完全；

对于纯组合电路Combination Logic1来说，其所有输入信号的状态可以直接从原始输入（PI2）和移位寄存器F1 输出端（F1/Q）加以控制，其所有输出信号的状态可以直接从原始输出（PO1）和移位寄存器F2 输入端（F2/DI）观察到。而其测试生成则可用目前已经比较完善的组合电路测试生成算法，通过EDA 软件的ATPG工具自动生成高覆盖率的测试Pattern ；同样可完成对组合电路Combination Logic2 的测试。

节选自文献：《ASIC 可测试性设计技术》

欢迎加入技术交流群，先加我微信，我拉你进群！

感谢阅读，别走！点赞、关注、转发后再走吧