组合逻辑的DFT扫描设计(二)

止不住想折腾的心，建IP、搭积木、建UVM、跑PR flow、修timing、就差修DRC了，DFT还是空白，熬熬夜，计划夜深人静的时候给MCU加上DFT设计，开始浪！

还是先从DFT概念开始吧，下文节选自文献：《ASIC 可测试性设计技术》

作者：曾平英等

接着上文，组合逻辑的DFT扫描设计，在对上文纯组合电路部分进行扫描测试时，先将一个测试Pattern 的激励信号通过移位寄存器串行移入及通过原始输入端（PI2）并行加载，再将此组合电路部分的响应通过移位寄存器串行移出及通过原始输出端（PO1）并行输出。

一个Pattern 的测试步骤如下：

各步骤的功能如下：

1）Scan-In Phase ：此阶段数据串行移入扫描链。

2）Parallel Measure ：此Cycle 的初始阶段通过原始输入端加入并行测试数

据，此Cycle 的末段检测原始输出端的并行输出数据。在此Cycle 中时钟信号

保持无效。

3）Parallel Capture ：扫描寄存器捕获组合逻辑部分的输出信号状态。

4）First Scan-Out ：此阶段无时钟信号，测试机采样扫描链输出值，检测第

一位Scan-Out 数据。

5）Scan-Out Phase ：扫描寄存器捕获到的数据串行移出，测试机在每一Cycle检测扫描链输出值。

由图中可看出：对一个Pattern 的测试过程中，Parallel Measure 和Parallel

Capture 仅用了两个测试周期，而Scan Shift 占用了绝大多数测试时间，当扫描链较长时更是如此。因此，为提高测试效率必需尽量缩短扫描链的长度，采用多条扫描链同时扫描数据。

实际的测试过程中，前一Pattern 的Scan-Out 阶段于后一Pattern 的Scan-In

阶段是相互交叠的，如下图所示：

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