DRA78x系列处理器，为信息娱乐应用设计的架构!

[导读]本文中，小编将对TI德州仪器的DRA78x系列处理器予以介绍，如果你想对它的详细情况有所认识，或者想要增进对它的了解程度，不妨请看以下内容哦。

本文中，小编将对TI德州仪器的DRA78x系列处理器予以介绍，如果你想对它的详细情况有所认识，或者想要增进对它的了解程度，不妨请看以下内容哦。

DRA78x 处理器采用 367 球、15×15 毫米、0.65 毫米球间距(0.8 毫米间距规则可用于信号)，采用 Via Channel™ 阵列 (VCA) 技术、球栅阵列 (FCBGA) 封装.

该架构旨在以经济高效的解决方案为汽车协处理器、混合无线电和放大器应用提供高性能并发，提供来自 DRA75x(“Jacinto 6 EP”和“Jacinto 6 Ex”)、DRA74x 的完全可扩展性Jacinto 6"、DRA72x“Jacinto 6 Eco”和 DRA71x“Jacinto 6 Entry”信息娱乐处理器系列。

此外，德州仪器 (TI) 还为 Arm 和 DSP 提供了一套完整的开发工具，包括 C 编译器和用于查看源代码执行的调试接口。

DRA78x Jacinto 6 RSP(无线电声音处理器)设备系列符合 AEC-Q100 标准。

该器件具有简化的电源轨映射，可实现成本更低的 PMIC 解决方案。

DRA78x 处理器采用 367 球、15×15 毫米、0.65 毫米球间距(0.8 毫米间距规则可用于信号)，采用 Via Channel™ 阵列 (VCA) 技术、球栅阵列 (FCBGA) 封装.

此外，德州仪器 (TI) 还为 Arm 和 DSP 提供了一套完整的开发工具，包括 C 编译器和用于查看源代码执行的调试接口。

DRA78x Jacinto 6 RSP(无线电声音处理器)设备系列符合 AEC-Q100 标准。

该器件具有简化的电源轨映射，可实现成本更低的 PMIC 解决方案。

该器件包括基于 TI 标准 TMS320C66x DSP CorePac 内核的数字信号处理器 (DSP) 子系统的两个相同实例(DSP1 和 DSP2)。

TMS320C66x DSP 内核增强了 TMS320C674x 内核，它融合了 C674x 浮点和 C64x+ 定点指令集架构。 C66x DSP 的目标代码与 C64x+/C674x DSP 兼容。

成像处理器单元 (IPU) 子系统包含两个 Arm® Cortex™-M4 内核(IPU_C0 和 IPU_C1)，它们共享一个通用的 1 级 (L1) 缓存(称为 unicache)。两个 Cortex-M4 内核彼此完全同质。使用一个 Cortex-M4 内核可以完成的任何任务也可以使用另一个 Cortex-M4 内核进行。两个 Cortex-M4 内核均可用于运行 RTOS、控制 ISP、SIMCOP、DSS 和其他功能等任务。在 Cortex-M4 内核之间分配各种任务以获得最佳性能是软件的责任。 IPU 子系统的集成中断处理使其能够作为一个高效的控制单元。

嵌入式视觉引擎 (EVE) 模块是一种可编程成像和视觉处理引擎，旨在用于服务于客户电子成像和视觉应用的设备。其可编程性满足后期开发或硅后处理要求，并允许第三方或客户在成像和视觉产品中添加差异化功能。

EMIF 模块提供 DDR 存储器类型之间的连接，并管理外部存储器和设备子系统之间的数据总线读/写访问，这些子系统对 L3_MAIN 互连和 DMA 功能具有主访问权限。

通用内存控制器 (GPMC) 是一个统一的内存控制器，专用于与外部内存设备连接，例如：

• 类 SRAM 的异步存储器和专用集成电路 (ASIC) 器件

• 异步、同步和页面模式(仅在非复用模式下可用)突发 NOR 闪存设备

• NAND 闪存

• 伪 SRAM 器件

从 NAND 闪存读取时，需要进行某种程度的纠错。在没有内部校正能力的 NAND 模块(有时称为裸 NAND)的情况下，校正过程委托给内存控制器。

通用内存控制器 (GPMC) 探测从外部 NAND 闪存读取的数据，并使用它来计算类似于校验和的信息，称为校正多项式，以每个块为基础。每个校正子多项式给出一个完整块的读取操作状态，包括 512 字节的数据、奇偶校验位和可选的备用区域数据字段，最大块大小为 1023 字节。计算基于 Bose-Chaudhuri-Hocquenghem (BCH) 算法。错误定位模块 (ELM) 从这些校正子多项式中提取错误地址。基于校正子多项式值，ELM 可以检测错误、计算错误数量并给出每个错误位的位置。完成纠错算法不需要实际数据。可以在 NAND 闪存块的任何位置报告错误，包括奇偶校验位。

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