华为海思：让工程师等待是极大的浪费

凯文凯利曾道：市场苛求效率的压力，如此冷酷，如此无情，致使它必然将各种人造系统推向最优化这单一的方向。这句话可以在半导体行业获得应验，从1965年摩尔定律提出到现在已有五十余年，若干年前就有人声称摩尔定律行将就木，然而直到微缩技术已经接近物理极限的今天，仍不能下结论说摩尔定律已死。

海思平台与关键技术开发部部长夏禹

市场推动摩尔定律向前发展

“在这么强大的市场支撑下，整个信息产业的资源与资本都会聚焦在一起，合力推动摩尔定律进一步发展，”在2018年Cadence用户大会（CDNLive 2018）上，华为海思平台与关键技术开发部部长夏禹就表示，全球对大带宽与大算力的要求节节攀升，对信息系统中的硬件平台而言，只有延续摩尔定律，不断提高集成度、增加功能、提升性能，才能满足市场发展提出的新需求。

夏禹举了几个例子来做说明。在终端设备侧，以智能手机为代表的高性能移动设备用芯片仍然紧跟摩尔定律脚步，从40纳米被戏称为“暖宝宝”的K3V2，到10纳米的麒麟970，海思手机处理器发展历史证明了跟随摩尔定律脚步的重要性。

在数据流量与带宽方面，根据华为海思的预估，固定网数据流量每年将保持23%的增长，5年后数据流量需求将达到现在3倍左右；在移动网方面，将保持46%的增长率，5年后数据流量将是现在的7倍；而在数据中心侧，增长速度更是惊人，每年翻倍，5年后数据流量将是现在的16倍。要实现这样大的数据吞吐量，自然离不开高性能芯片，夏禹表示，海思在网络侧单颗芯片集成度已经达到单芯片500亿颗晶体管。

除了大容量、高集成度，接口带宽与速率也在摩尔定律推动下不断改进，“数据吞吐率从28Gbps，到今年的56Gbps，未来可实现112Gbps，甚至有可能达到200Gbps。吞吐率的增加就是为让传输速率足够快，包括模拟带宽也在增加，从18GHz到35GHz，有可能超越传输线互连的极限，带宽大于50GHz。”

之所以总有“摩尔定律已死”的声音，原因之一就是随着接近物理极限，每一代工艺节点演进都要付出极大的代价，但工业界一直能找到方法为摩尔定律续命。在器件级，新材料与新结构引入突破了传统工艺限制；在互连上，传统一直用铜线，但到5纳米工艺后也将引入新材料，夏禹认为碳纳米管和石墨烯引入的机会很大；在制造设备端，供应商也不断引入多重曝光等技术来实现更小的加工尺寸。

夏禹还指出，FinFET工艺（28纳米及以下）出现以来，工艺节点已经不是根据真正的线宽来命名，栅极间距还在78至40纳米级别，5纳米工艺节点金属间距仍有32纳米，“现在的技术发展还没有到极限。”

模拟设计工具没有跟上摩尔定律发展

先进工艺发展给设计带来更多挑战。每一代工艺向前演进，都会带来更多的寄生效应，器件模型日趋复杂，而互连线寄生效应影响比重越来越大，如何控制互连寄生参数成为性能设计中的重要课题。但夏禹认为，晶体管与互连线模型复杂化只是增加了工作量，并非不能解决，工艺演进最大的拦路虎是功耗密度，类似的设计“如果16纳米芯片功耗密度为1，那么到5纳米功耗密度就可能是10，芯片如何散热，整个系统如何散热，都将是半导体行业未来面临的巨大挑战。”

虽然晶体管尺寸随着工艺演进在变小，但同一应用的芯片在采用新工艺时不一定会减小面积，通常反而会增大面积，因为需要加入更多功能。夏禹展示的一张图表显示，同一应用，7纳米芯片面积通常是28纳米的1.5倍，而集成功能模块是28纳米的6.25倍，存储容量是28纳米的5倍，仿真运行时间也是28纳米的5倍。

这就给EDA工具带来极大挑战。“我对软件有一个要求，从综合到时序分析，整个流程一个星期必须跑完，”夏禹强调，EDA技术与算力也要跟随摩尔定律一起发展，“每天8小时，需要跑完一个任务，不能有延迟，让工程师等待是很浪费的一件事。”

相对而言，模拟设计工具改进的空间更大。“我个人认为，相对数字类工具，模拟技术在仿真测试上是落后的，”从夏禹提供的一张后仿真验证图可以看出，7纳米工艺后仿真时间是40纳米工艺的40至50倍，“在模拟电路仿真验证加速上有巨大的市场需求，这是产业界普遍面临的一个大挑战，急需EDA、IT硬件与硬件仿真器技术大发展来加速模拟设计。”

芯片模拟部分测试时间也是也是极大的开销，以海思一颗网络芯片为例，在7纳米，模拟部分测试时间约占整体测试时间的90%，但该芯片模拟部分与数字部分面积占比大约为1比10000，也就是说，一整颗芯片90%的测试时间被花在只有万分一的模拟电路上，“模拟电路的DFT（可测试设计）没有跟上整个行业的发展诉求，在大规模集成电路中，模拟与数字测试时间大概差百倍以上，从另一个角度来看，在模拟电路DFT上存在巨大的市场机会。”

Cadence首席执行官陈立武在接受TechSugar采访时表示，Cadence几年前注意到这个现实，已经在加强模拟设计工具的投入，最近推出的五款产品中，有四款是模拟工具。而Cadence新任总裁Anirudh Devgan就以模拟仿真工具开发而闻名于世，Anirudh将负责Cadence所有的研发项目，这将加速Cadence在模拟工具上的进展。

系统化解决思路

将工艺尺寸微缩的方向终究有走到尽头的一天，按照这一方向走，最终我们也许会需要一颗集成5000亿颗晶体管、主频4GHz以上、功耗超过600瓦的超级芯片，这样的芯片显然难以量产。除了单颗硅芯片的摩尔定律，采用系统化思维，拓展集成空间成为半导体行业发展的另一个热点方向，即所谓的超越摩尔定律（More than Moore）。

立体封装、异构集成是实现超越摩尔定律的一个主要方法，如今在服务器芯片等高性能处理器上应用已经很普遍。异构集成将逻辑电路与存储器集成在一起，可以实现大带宽，“AI芯片有时候像一个大头娃娃，东西出不去，数据进不来，采用这种封装方法可以解决‘大头娃娃’问题。”

除了封装，还需要考虑PCB，整个系统在实现时，需要从供电、高速互连、可靠性、热和应力等方面做通盘考虑。海思提倡集成物理设计，Cadence有系统设计实现（SDE），都是以系统思维对整个工程开发流程做整合，“在海思内部，封装和板子的问题非常多，而芯片因为采用结构性良好的多晶硅，一致性更好，反而问题比较少。但在系统中，更多的是在不同物理层面的连接，要实现更安全可靠的连接，除了现在IC设计行业能看到的集成设计流程，我们还希望看到整个系统端到端工程集成的设计验证流程，从概念到实现全部覆盖，这是现在产业界比较欠缺的。”

不管是摩尔定律，还是超越摩尔定律，所有在半导体领域的研究与创新，最终目的就是推动每一代工艺在性能、功耗、面积上有收益，如夏禹所说，这三个方向的复合收益是巨大的产业推动力。摩尔定律不仅是“抵抗通货膨胀的有效手段”，也是连接世界让更多人参与到信息社会中的根本力量。